C供应商用各种混合的工艺制造芯片。这种多样性反映了每个厂商都试图想在潜在的用户大蛋糕上占有自己单独的一份。供应商及其代工工厂摊消了他们用来开发后沿的易于理解的成品率高的0.18-微米、 0.25-微米、和0.35-微米工艺的生产设施与设备费用。您能用这些工艺实现的设计规模有个上限，但是相关的供应商指出：分析报告显示具有1百万门以下的ASIC设计占很大的百分比，同时有数据显示用户使用的ASIC设计，其中不足100000件批量的占50％（图6）。
图6 具有少量到中等数量的晶体管和门电路的设计覆盖了大多数ASIC市场（a）, 大多数用户也以中小批量使用ASIC（b）（ 由Xilinx 公司和 Leopard Logic 公司提供）。 在工艺技术另一端的是Fujitsu、NEC等公司。Fujitsu 公司现已将0.11微米结构化ASIC工艺投产，0.09微米工艺也将于2004年投产。NEC公司预示他们的90纳米工艺也将在2004年下半年投产。使工艺适合于设计是一种微妙的平衡行为，也涉及到了解设计的I/O缓冲器数量；供应商和用户希望发生的最后的事情是裸芯片在对最小尺寸起限制作用的I/O环路
内包含未被使用、从而浪费硅资源的区域。复杂封装的成本逐渐增加也使得封装内各种硅片的成本成比例地不相关（参考文献3）。
结构化ASIC供应商声称从设计完成到第一个样品供使用的标准单元周转时间要从几个月缩短到几个星期。这种延迟不是从布局布线网表到FPGA提供的硅资源的几秒钟到几分钟的迟后时间，但是ASIC拥护者声称这种比较在某种意义上是苹果和桔子的比较。他们指出，随着FPGA和其内部的设计越来越复杂，工程师们为了实现区域（这个区域适合吗）和时间（它运行的足够快吗）收敛所花费的时间是指数增加的。工程师们认为，由于ASIC具有比FPGA更快的设计基础，所以花在模拟和重新设计方面的时间比较少，用结构化ASIC进行开发的总周期可能也因此而比用FPGA的更短。
硬件可定制的ASSP 结构化ASIC供应商用来使性能要求严格的电路的速度最大并实现诸如降低功耗、减小面积等其它功效的方法，就是将这些电路变成芯片的扩展部分而不是一般逻辑结构。例如Fujitsu公司声称其扩展的嵌入式触发器要比代替的方法能降低功耗50％，提高门使用率1.5~2倍。Lightspeed公司将AutoTest 和AutoBIST快速测试电路嵌入模块化阵列ASIC中，以确保100%的固定型故障检测范围，并发现深亚微米造成的延迟故障。本文提到的每一个结构化ASIC供应商都提供扩展的嵌入式SRAM模块，而且如果您的设计需要的话，其中有些SRAM模块集成有时钟电路、高速串行和并行I/O缓冲器和其它具有丰富模拟功能的、对面积、电源和性能有严格要求的结构。
LSI Logic公司利用其RapidChip将扩展电路发挥到极致。该公司将RapidChip 称为平台ASIC，而且目前用0.11微米和0.18 微米两种工艺来制造。LSI Logic公司希望RapidChip将能使他们重温几年前的美好时光，当时他们的用户平均每天有三个设计启动；而现在他们大约每三天才有一个新设计。LSI Logic公司开始进行占裸芯片面积很大百分比的、按应用定制的扩展式模拟、数字和存储资源的混合设计，如SRAM阵列、微处理器芯核、PLL和基于SERDES的接口（如10G以太网、光纤通道和SATA）。它用一个或多个片上门阵列ASIC阵列来补充这些专用功能，并将合成的芯片称为RapidSlice。LSI Logic公司的Extreme系列在其所包含广泛扩展的芯核产品中都是按应用定制的，In Tegrator产品在性质上更加通用。
RapidChip部件反映细颗粒门阵列逻辑单元，因而支持用户定制的金属化层多达5层。从一般的RapidSlice到用户专用的RapidChip的过渡涉及到门阵列分区的数量，这分区可能具有用户设计的专有电路和获准从LSI Logic公司的CoreWare 资源库中获得的芯核。这些芯核可能是“软件”、“硬件”或“固件”知识产权（IP）。软件IP具有最好的设计布局灵活性但性能最低；具有预定义的布局布线的硬件IP处于速度对适应性关系的另一端。该公司将其称为Hard RapidReady IP ，以便与预制的扩展RapidReady芯核区别开来。固件IP是预先布局的但是没有布线，因此是介于上面两种IP之间的中间产品。LSI Logic公司声称存在一条能直截了当降低成本的途径，使RapidChip转化为可与IP兼容的标准单元ASIC。
RapidChip 程序不仅侧重于实现方程的硅部分，而且也侧重于开发工具开支，这在这个迟迟不去的高技术不景气时代尤其是个问题。RapidChip 资源库将并