将这个问题留给用户解决。LatticeEC系列拥有专用电路来决定这个必要的系统时钟的极性，实现这个选者并且实施这些域之间的数据传送。为了防止在DQS（经延时的）和系统时钟域间转换时建立和保持时间的冲突，采用了一个时钟极性选择器。这需要在每个读周期开始时进行计算来确定正确的FPGA系统时钟极性（图14）。
DDR存储器中读操作之前，DQS是三态的（由终端决定）。三态之后，在前同步状态中DDR存储器间把DQS置为低电平。一个专用的电路来检测这种变化并产生一个信号指出FPGA系统时钟所需的极性（DDRCLKPOL）。这个信号用来控制送到同步寄存器的时钟的极性。
图14 自动的时钟极性选择 读时序波形 图15和16展示了基于时钟极性选择逻辑的两种情况下的读数据的传送。
图15 当DDRCLKPOL=0时读数据的传送
图16 当DDRCLKPOL=1时读数据的传送 存储器写的实现 要实现DDR存储器
接口的写的部分，两个单数据率的数据流必须先多路合成为一个用两个时钟边沿传送的数据流。而且，FPGA控制器必须发送与输出数据DQ中心对齐的DQS信号。在写周期中还使用了数据屏蔽信号（DM）。
将DD
R输出信号（ADDRCMD, DQS, 但不是 DQ, DM）与输出的差分时钟（CLKP/CLKN）的上升沿对齐是FPGA输出控制的职责。
在存储器写时FPGA遇到的挑战：
1.DQS需要与输出的DDR数据DQ实现中心对齐
2.FPGA需要产生差分时钟信号（CLKP和CLKN）。CLKP需要与地址和控制信号对齐。
3.FPGA控制器必须满足DDR接口标准的tDSS和tDSH参数，它们的定义是DQS下降到CLKP上升的建立和保持时间。
4.DDR输出数据必须由两个SDR流多路合成为一个输出DDR数据流。
解决方案 一个具有完整特性的FPGA解决方案包括一对DDR输出寄存器，输出多路选择器和三态寄存器，以及用于在DDR存储器接口写的部分中方便地实现必需的不同相位的输出时钟的PLL。
DDR输出逻辑 DDR输出寄存器块能够把两个SDR数据流合成为一个DDR数据流。这个DDR三态寄存器简化了双向信号的实现（图17）。
图17 DDR输出逻辑 写控制电路必须产生多个相位的系统时钟以便适当地发送来自FPGA的各自的控制信号：
1.一个PLL用来产生一个90度相移的时钟。这个90度相移的时钟用来产生送入存储器的DQS、地址、控制信号和差分时钟。注意ADDRESS和CMD仅在时钟速率（SDR）下变化。然后地址和数据与DQS和CLKP/N信号边沿对齐。这就要求满足tDSS和tDSH的规范。
2.通过将"0"和"1"赋值到DDR输出寄存器对的输入端可以产生DDR时钟。然后它被送入一个SSTL25的差分输出缓冲器来产生CLKP和CLKN差分时钟。用这种方式产生的CLKN可以防止这两个信号间的任何歪斜。
3.由于在内部采用FGPA主时钟产生DQS和ADD/CMD信号，用户将需要实现一个从核心逻辑到DDR存储器的?时钟转换。这个时序很难达到，因此建议用户先用反向时钟寄存这些信号，这样从核心逻辑到I/O寄存器的转换将只要一个?时钟的转换。
4.当数据DQ和DM离开FPGA时需要被延时90度。这是为了当DQS到达DDR存储器时，数据和数据屏蔽信号与DQS中心对齐。这可以通过将CLK相对于DQ和DM数据反向来实现。DM信号采用与DQ数据引脚所用的相同的时钟来产生。如果DM引脚置为高电平，存储器将屏蔽掉DQ信号。
图18说明了DDR写接口信号的产生。
图18 存储器写接口信号的产生 写时序波形 图19显示了DDR写操作的DQ数据节点和DQS选通节点的数据传送时序。当写入DDR存储器件时，DM(数据选通)和ADDR/CMD（地址和控制）信号还会随同数据和选通信号一起被送至存储器件。
图19 存储器写数据传送波形 总结 如通篇所述，系统设计者有许多不同的存储器可选方案。当对于一个特殊的应用评估一种存储器时，细致的思考是绝对必要的。我们还总结出了DDR正日渐成为大多数系统的存储器选择。与其它存储器选择相比，DDR的优势是很明显的。然而，DDR是一个高速、复杂的接口，要正确的实现需要非常细致的工作。幸运的是FPGA厂商开始实施一条龙的解决方案，在提供设计灵活性的同时确保了性能和可靠性。