纳入定时收敛法的FPGA设计软件
Altera公司的Quartus Ⅱ设计软件工具2.1版可增强对该公司新的Stratix器件系列的支持，这是因为它能进行按钮式网表优化、交互式定时收敛、平面规划和以路径为基础的分配。通过该工具的Logic Lock（逻辑锁）设计流，就能再分配失去作用的路径，并进行重新编译，而无需重构HDL代码。只要使用该公司的Signal TapⅡ嵌入式逻辑分析程序，就可以提高对高密度FPGA的透明度，因为这种逻辑分析程序允许支持1024通道，具有128kb取样深度和10级I/O触发器。这种SOPC编制程序工具可完善系统开发，并能增加对以现有Altera IP ARM为基础的Excalibur和Nios处理器的支持。这种工具可与Verplex、Atrenta和Synopsys等公司的验证和设计规则检验工具一起使用。
传真：（852）2487 2620，网址：www.altera.com
加快计算密集的操作速度的ASIC验证工具
Mentor Graphic
s公司的Speedgate DSV（直接系统验证）是ASIC原型开发工具，它能加快综合和布局布线的速度。这种工具可扩展语言支持，其中包括对Verilog、VHDL和混合HDL等语言的支持。Speedgate DSV能使ASIC设计上市的时间提前，并降低成本。
传真：（65）778 6454，网址：www.mentorg.com
方便SoC设计的虚拟基准平台
Adelante Technologies公司的JPEG2000基准平台（虚拟原型）是在AXYS Design公司的MaxSim原型开发环境中实现的。它能有效地验证多处理器SoC设计。
传真：（32）1649 6076，网址：www.adelantetech.com
提高先进工艺效率的组合工具
Monterey Design Systems公司的Monterey Tool Suite和程序库适用于0.13、0.15和0.18微米工艺。这种组合工具可与该公司的SPDS和Artisan公司的工业平台相结合，并可缩短采用先进工艺的过渡时间。这种工具可提供完整的网表至GDS Ⅱ解决方案。
传真：（1）408-747 7377，网址：www.montereydesign.com
增强性能的系统级设计工具
Cadence Design Systems公司的SPW（信号处理工作系统）4.8系统级设计工具可与支持该公司的AMS Designer的模拟流连接。现在，它可与Xilinx Coregen解决方案紧密结合在一起。能用几种语言进行仿真，其中包括C、C++、Verilog、VHDL和SystemC等语言。
传真：（852）2377 2802，网址：www.cadence.com