随着业界对系统时钟复杂度要求的不断提高，锁相环(PLL)已经成为生成多个时钟源的主要技术。 通过系统配置，多锁相环(PLL)设备常常配置成一种称为"时钟树"的拓扑结构，以对系统远程区域进行分配及同步。一个简化的假设是，人们可以通过利用高度集成的多锁相环(PLL) 信号源和一流的级联锁相环(PLL)设备来保证数据输出的稳定性，并满足原始设计的时钟要求。 然而在实际情形中，系统中信号抖动分布所带来的负面效应是不容忽视的。
与许多论文分析通过锁相环(PLL)配置来解决倍频和频率精度的问题不同，本文着眼于从锁相环(PLL)参数的角度、用数学工具来对锁相环(PLL)进行重新解析。在对这些问题有了深刻理解之后，我们将可通过调整可编程参数使信号抖动响应达到最优效果。
在初始系统模拟环境中，时钟是用零抖动进行建模的。在更为复杂的模拟中通常引入高斯噪声。这样的系统在建模完成之后很快就开始出现问题。对锁相环(PLL)时钟链进行进一步的检查时发现，时钟频率的平均值满足单个频率要求。然而对信号源输入做直方图分析的结果显示，输出信号抖动过大，不满足时钟裕量要求。
时钟脉冲源过度的抖动响应是经常会发生
的问题，设计工程师常常对这种抖动无法控制，需要采用额外的设备去"削弱"抖动响应。为了使系统能够稳定地运行，必须将信号抖动减少到满足原始设计参数的程度。如图1所示，使用一个双峰输入响应的拓扑结构经常会产生过度的信号抖动。
以一个普通的时钟树配置为例，双峰输入作为其他下游锁相环(PLL)时钟设备的参照。下游锁相环(PLL)所固有的特性是：重新生成时钟脉冲，或减少时钟脉冲传播的延迟效应。但是设计者们常常会忽视这样一个事实，即下游锁相环(PLL)可以用来削弱输入的信号抖动。正确地理解并适当地调整锁相环(PLL)内部参数可以有效的减少信号抖动。
分析信号抖动可以通过时域和频域技术两种方法。图1中所示的是双峰输入和滤波器输出（换句话说，从时域角度看，是对数以千计的时钟边沿进行采样和评估）。在频域中，锁相环(PLL)被表示为输入的信号抖动和低通效应的卷积。
虽然锁相环(PLL)能够担当信号抖动衰减器的角色，或者在引入的时钟脉冲中成为滤波器，它自身的跟踪能力允许它跟踪引入的时钟脉冲。从一个纯粹的模拟角度来看，锁相环(PLL)正在充当着一个具有可调带宽的跟踪滤波器的作用。这里没有对倍频进行讨论，这是因为这个讨论同样适用于1：1，1：N或者N:1的倍频关系。
锁相环(PLL)基础
现在我们已经对系统时钟树拓扑有了一个大致的了解，下面我们将重新介绍锁相环(PLL)结构框图并观察分析那些有可能对环路响应产生影响的可编程元件。这些元件彼此之间存在着不同的关系，利用它们之间的关联可以创建生成优化的抖动衰减响应。那些能够影响抖动衰减的参数将以表格的形式进行概括。接下来我们所讨论的几个例子可以作为范例来验证这些原理。
图2中所示的是基本的锁相环(PLL)结构图。锁相环(PLL)被分为多个模块，每一模块中所包含的方程参数都与该元件相对应。图中所例示的方程模块参数是为了方便大家更好地理解前向增益和环路增益方程的推导。
相位探测元件充电电路环路滤波器 压控振荡器
我们的分析将只着眼于那些可编程的锁相环(PLL)参数，它们包括反馈分频器(P), 前馈分频器 (Q)和充电电路(CP)增益。在以下的讨论中，压控振荡器增益和环路滤波器带宽都是固定不变的，所例示的方程包含了那些计算总带宽用到的参数。
方程1是以开环或前馈增益来表示的频率函数。前馈增益由充电电路的当前增益设置、环路滤波器阻抗和压控振荡器增益构成。
方程1：锁相环(PLL)正向增益
方程2显示了锁相环(PLL)的闭环增益等于环路增益的总和。换句话说，也就是正向增益乘上反馈增益-----用公式来表示就是正向增益除以反馈分频器P所得值的负数就等于环路增益。
方程2：包括反馈在内的锁相环(PLL)环路增益
通过对上述方程的直观了解，以及对那些定义锁相环(PLL)系统响应的可编程元件构成的了解，我们很容易就能看到，对那些参数单独或组合的的改变，都能实现锁相环(PLL)环路带宽的改变。图3就通过对环路滤波器(一个二阶滤波器包括 , 和 )产生的阻抗z(s)进行因分解，显示了锁相环(PLL)的幅度和相位。
图3：闭环幅度和相位响应
在图3中,单位增益(也称环路带宽)用 来表示, 它用来表示在90度临界点时的最大相位。这一图示表明环路带宽是整个系统中最为稳定的运行点，只要留有有足够的相位裕量，幅度响应能够在向左或向右进行平移时仍然保持系统的稳定。
移动幅度响应的目标是：针对目标系统优化总体信号抖动衰减。平移过程可以通过可编程锁相环(PLL)变量独立变化来实现，也可通过这些变量间的相互