联系协同实现。上文已经提及，这种做法是有一定限制的。当幅度响应沿着相位边沿的曲线移动并逐步改变时，相位裕量从90度开始失去稳定性。一般而言35度的相位裕量就足以维持足够的锁定了。从图中可以看出，零点和极点响应的下限主要受环路滤波器元器件的影响。
用表格的形式来描述可编程锁相环(
PLL)参数有助于我们对调整锁相环(PLL)环路带宽有一个较为全面的认识。表1为我们提供了一个很好的参考规则。
锁相环(PLL)变量 环路带宽 短程信号抖动 长程信号抖动
表1：锁相环(PLL)参数中可影响信号抖动衰减的参数
设置环路带宽
参考表1，再回过头来看方程1和2，移动环路带宽需要同时或分别改变充电电路(CP)增益或修改反馈分频器(P)。尽管没有在该表中反映， 和环路阻抗 也能按充电电路(CP)增益的比例改变响应。在实际应用中，
充电电路(CP)通常是增益中最突出的表现。因此，充电电路(CP)电流的增加常常使环路带宽发生一个突然的变化，这将大大改变幅度响应，从而导致由于相位裕量不足而产生的系统不稳定。为了补偿这种影响，回路中必须要有一个良好的微调机构，一般都由反馈分频器(P)来实现。增强反馈分频器(P)时，环路带宽开始向下或向左移动。增 加P以后，环路将再次恢复其稳定性。当然，改变反馈分频器(P)的结果是获得不同的输出频率，而这就是前馈分频器（Q）发挥作用的地方。
观察反馈分频器(P)和前馈分频器 (Q)的比率，多个比率的存在将会生成相同或几倍的输出频率。按照这个方法得到的较高的输出频率可以将分频器D降低，使得输出反馈返回到最初预计的结果。有趣的是，前馈分频器 (Q)对环路带宽并不产生影响。这是因为该运算是在闭环响应外进行的，但是前馈分频器 (Q)确实能够影响锁相环(PLL)，因为它将引入短程信号抖动和长程信号抖动。
短程和长程信号抖动效应
将锁相环(PLL)设备引入时钟系统并非只带来正面效应，也会带来负面影响。除了能够带来产生倍频和改变环路带宽响应等好处外，锁相环(PLL)同时也将带来产生信号抖动的负面效应，这是我们所不容忽视的。
短程信号抖动定义为：当触发一个时钟脉冲边沿时，对相邻时钟脉冲边沿引发的变化。就象我们所知道的峰峰抖动一样，这一特性对某些系统而言具有重要的意义。表1概括了当锁相环(PLL)参数调整时对短程信号抖动产生的影响。
那些对短程信号抖动敏感的系统，充电电路(CP)增益应该尽可能的调低，这样环路可更新校正脉冲，将输入到环路滤波器的脉冲减到最小。同样的道理，通过增强反馈分频器(P)，通常也能减少短程信号抖动。这是由于减少了在锁相环（PLL）系统中传输的校正脉冲数量，从而产生比较理想的短程信号抖动。另外的好处是：随着反馈分频器（P）的增加，带宽同时减少，这将产生更好的短程抖动效果。因为前馈分频器（Q）位于闭环响应的外部，因此它不能影响环路带宽的变化。然而由于前馈分频器（Q）的值能够影响锁相环(PLL)的校正率，因而能够同时对短程和长程信号抖动成比例产生直接影响。
长程信号抖动是指：某一个时钟边沿的变化触发引起另一个远距时钟边沿的变化，这两个时钟之间有多个时钟周期。再次参考表1，可以清楚地看到，当环路带宽增大时长程信号抖动将减少，这是由于锁相环(PLL)能够逐步推动压控振荡器(VCO)产生较大的变化。随着校正脉冲数量的增加，压控振荡器和理想的运行频率就能够逐渐获得更好的匹配，从而生成了更低的抖动。这一原理也同样应用于前馈分频器 (Q)，就象在短程信号抖动中的情况一样。
锁相环(PLL)编程对信号抖动的影响
图4和图5说明了本文讨论到的原理，这些原理在图1中已经提及。一个双峰时钟源输入到下游锁相环（PLL），该锁相环被优化为一个抖动衰减器。
图4：来自下游锁相环(PLL)的最优化短程信号抖动响应
如果一个锁相环(PLL)设备输出频率是其他锁相环(PLL)设备输出频率的倍数，那就常常会产生双峰响应。随着锁相环(PLL)设备元件集成度的增加，这种类型的响应变得越来越普遍了。双峰响应输入到下游锁相环(PLL)之后，将传送到整个系统板。如果我们不对时钟源进行仔细分析，一个频率计数器显示的平均运行频率看起来可能是正确的。然而在进行直方图分析之后，我们将发现大相径庭的情形。发现这一现象之后，系统设计者可能面临一个严峻的问题，因为抖动的分布常常导致下游时钟设备的时钟边沿显著减少。
让我们看一下正确配置的下游锁相环(PLL)的情况。通过对表1中