列出的属性进行观察，可以同时达到两个基本的目标。第一个明显的目标是保持适当的频比。此外，锁相环(
PLL)可以通过对编程参数的适当配置来优化合成时钟输出，这一特点常常被忽视。这样的编程可带来优化的抖动衰减效应。从短程输出抖动响应可以看到，锁相环(PLL)所生成的直方图是输入双峰信号的加权平均，从而获得了显著的抖动衰减。
图5：来自于下游锁相环（PLL）的长程抖动响应
图5显示了同样的设置准则，以及对锁相环（PLL）长程抖动的优化分析。我们再次看到，表1中列出的原理有助于设置编程参数，使得输出响应满足所需的系统时钟参数，从而减少了初始双峰信号带来的主导效应。
总结
随着锁相环（PLL）技术在系统中应用得越来越普遍，对互连时钟树所引起的信号抖动的评估也变得越来越复杂。一般而言，人们习惯于把锁相环（PLL）作为时钟发生器来使用，很少人想到把锁相环（PLL）的用途扩展到用来信号抖动衰减响应进行优化。
在对独立和组合可编程锁相环（PLL）元件充分了解的基础上，理论分析显示，环路带宽的改变可以通过内部环路参数的适当调整实现。表1介绍了影响锁相环（PLL）环路带宽的主要原理。虽然所
有的锁相环（PLL）设备对下游设备都会产生某种形式的信号抖动，表1显示了抖动带来的最主要的影响，并且显示了抖动响应是如何随着内在的锁相环（PLL）元件的改变而改变的。短程和长程抖动必须按照特定的系统需求来解决和进行优化。随着可编程锁相环（PLL）设备变得越来越灵活，需要工程师深入理解单个的参数如何独立及组合在一起发挥作用，以对系统进行优化，达到时钟信号抖动的最小化。