高的频率，又由于ADC的编码引脚的带宽通常比ADC的采样率大得多，所以这种
相位噪声就会对转换器性能产生影响。
采样在时域内是一个乘法过程，因此在频域内是一个卷积过程。混频器在时域内将两个模拟信号相乘（等价于在频域内对两个信号进行卷积）是很显然的，而采样过程也是一个时域内相乘过程可能就不大显而易见了。
采样时钟开始时通常是一个正弦波，最终在编码信号零交点时，用一个幅度恒定、宽度有限的单位脉冲驱动一个采样电桥电路。这一过程的结果就是单位脉冲与模拟输入在时域内相乘，因此在频域内卷积。尽管时钟与模拟输入之间的卷积对整个信号频谱来说是成立的，但是，对于其中心频率靠近时钟频率的频谱的细节来说也是成立的，因为这些信号都可以与其中心频谱靠近的模拟信号的频谱细节进行卷积。任何与时钟有关的相位噪声都可以与模拟输入进行卷积，并使得数字化的模拟信号的频谱形状失真。时钟的相位时钟是很难观察到的，所以你可以用正弦波相位调制来模拟相位噪声的离散频率线的影响。（参考文献2）
频谱分析可阐明这一卷积过程。图2 示出了一个编码源的频谱特性，该编码源所用的一个78M采样/秒的时钟源是在100 kHz频率下相
位调制的，相位偏差为0.001弧度。由于调制角度相对较小，所以只有第一边带在基底噪声上方，是看得见的。第一边带比编码信号功率低，约为-66 dBc。当编码信号电压峰-峰值为2VP-P时，第一边带为0.707V rms，而每个寄生音调则为0.3543 mV rms。
将一个经过相位调制的信号加载到ADC的时钟端口，再将一个纯正弦波加载到模拟输入端口，你就可以将调相的时钟源与纯正弦波信号相卷积，从而如所预期的那样，看到时钟边带重现在模拟信号上（图3）。
困难在于预测相位噪声的电平。对于正弦输入信号来说，公式4给出了ADC输出的相位噪声项的特性：
该公式假定相位噪声电压为单边带电压，并与图3中的单边带之一的电压相关。针对大多数系统，这一公式可简化为公式5：
这一公式适用于采样系统并假设编码信号为一正弦波。当编码信号为逻辑信号时，转换速度与编码信号的频率无关。工程师可通过厂商提供的数据表或直接测量来确定之。
在这一简化的公式中，VPHASE_NOISE_ADCIN是调相的单边带信号（亦即调制在时钟信号上的相位噪声的单个频率线）的电平。VCLK为时钟信号均方根电平，VSIGNAL为主模拟信号的均方根电平，fCLK为时钟频率，fSIGNAL为主模拟信号的频率。
如果你知道时钟信号的寄生电压和频率以及模拟输入的电压和频率，你就可以根据公式4和公式5预测输出的寄生电平。再则，信号电压与时钟电压之比和信号频率与寄生频率之比都会直接影响最后的寄生信号值。你一旦确定信号电压与时钟电压之比，就可以在给定输入寄生信号后，预测最后的寄生信号电平。就本例而言，信号电压与时钟电压之比为1:1。
计算相位噪声时，通常以分贝（dB）为单位。对于任何频谱线来说，可以很方便地以dB为单位按公式6重新计算：
公式6的对数表示法规定了模拟信号和时钟信号电压的关系，以及其各自频率之间的关系。
如果编码时钟信号和模拟输入信号的幅度都是2VP-P（0.707Vrms），而相关的时钟信号相位杂散电平为0.3543 mVrms(-66 dBc)，你就可以利用公式5或6计算出最终的边带杂散电平。当采样率为78M样/秒且偏差很小时，一个30.62 MHz的满刻度模拟输入信号就会产生大约-74.1 dBc的边带杂散电平（图3）。在频率为108.62 MHz时，侧音约为-63.1 dBc（图4）。
请注意这两种测量结果之间的劣化现象。如果你将以侧音为主的SNR性能或寄生性能与计算值进行比较，随着频率上升而产生的抖动所导致的劣化就与所预期的相同。随着输入频率的提高，你就会预计到抖动产生的噪声能量因输入信号频率每加倍（即模拟输入转换速度加倍）一次而增大6dB。
在本例中，频率从30.62MHz上升到108.62 MHz这一变化就是频率比率为3.55（还不到加倍两次），这表示
噪声信号增大6*log2(108.62/30.62)，即10.9 dB。正如你所预计的，在这两种测量结果之间，杂散电平从-74 dBc变为-63 dBc，即增大11 dB。
时钟的宽带噪声和相邻噪声都很重要，而相邻噪声与宽带噪声具有相同的特性。然而两者的总影响略有不同。信道带宽外的噪声或多或少都会均匀地增加总噪声，而相邻噪声则会引起相互混频，从而只影响附近的信号。
你可以确定时钟信号附近的两个区域。第一个区域始于时钟信号的中心频率并在两个方向上终止在所需的信道带宽的1/2处。该区域有时可能包含整个奈奎斯特频带，有时又略小于奈奎斯特频带，视最终的应用而