现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。
电子系统要求可靠精确的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。最常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包括：振荡源之间的复用功能，另外转换成其他逻辑电平、扇出缓存、零延迟缓冲、谐波调整高乘数频率生成和频率分割。请参见图1：通用系统时钟设计用系统时钟树描述了安森美半导体器件各种可能的拓展结构和应用。
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现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。某些板子也可能需要在几个要求零延迟缓存和斜波调整缓存的元件之间有精确的斜波和同步特性。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所
有这些要求可以结合在一个有挑战性的时钟树型设计中。
晶振时钟（XO）特性评析
传统的通用系统时钟树型振荡源是一个石英晶体。为了让振荡器工作，晶体石英也必须在一个带增益放大器的环路中，以补偿晶体损耗和匹配阻抗。这个增益放大器也必须将电平转换为标准逻辑电平，给系统时钟分配网络使用。有关晶振的通用原理图，请参见图1：典型晶振时钟。
晶振时钟（或XO）通常是一个密封的单一源，或者是一个带内部晶体和集成电路的罐状模块，尽管分立混合结构也是一种替代设计。这些振荡器制造复杂，价格相对较高，上市时间长，而且客户的独特要求通常会增加成本。晶振时钟通常限制在一个频率和一个逻辑输出，或一个差分对。其可在基本或泛音模式下工作。
总的来讲，晶振时钟在频率准确度和精确度以及逻辑电平兼容性方面比较突出；而主要的性能局限体现在固定的工作频率、单输出、客户定制应用的专用频率、物理尺寸大、交付时间长等方面。
PLL合成器特性分析
锁相环合成器时钟发生器是一种更先进的系统时钟树型振荡源，它提供更大的设计灵活性并可能降低成本。通过采用完全集成的锁相环（PLL）电路，更多的功能可以使用，如晶体频率的倍数和输出相位对齐。相对于频率不同的多个晶体设计，合成器时钟器件可以显著降低成本。与最常用的晶振相比，安森美半导体的PLL合成器时钟发生器提供了相近或更好的参数性能、更大的设计灵活性、较低的总成本，且交付时间短。有关PLL合成器时钟发生器的简单通用原理图，请参见图2：典型PLL合成器时钟。
通用PLL合成器时钟器件需要一个外部晶体并包含一个能够对晶体的特定频率加倍或分频的集成锁相环（PLL）电路。外部晶体可以增加微调或拉动频率的灵活性，但是需要在晶体每一侧各安装一个额外的外部稳定电容。
工作时，石英晶体也必须在环路中，同时配置一个增益放大器，以补偿晶体损耗和匹配阻抗。此增益放大器输出称为鉴频鉴相器（PFD）的参考信号，由它驱动电荷泵和低通滤波器（LPF）。LPF输出接近直流电平，由它驱动压控振荡器（VCO）的频率。VCO的输出可以连接到器件之外，但也可通过分频计数器（÷N）发送并作为反馈信号送回PFD。作为一个动态回路，PFD将反馈信号与参考信号相比较，并输出一个脉冲宽度调制信号，根据晶体参考向上或向下推动VCO频率/相位。电荷泵确保脉冲宽度调制信号不会在高低电平之间变化。“÷N”计数器将VCO输出频率加倍。有关锁相环通用操作，请参见AND8040。
与所有PLL输出相同，VCO输出相位相对于输入参考信号接近零（零延迟缓存）。当PLL反馈环路“÷N”在外部访问时，可能增加可控延迟。更复杂的PLL合成器器件可能包含多个PLL、额外的输入或输出分频器、逻辑系列转换器或扇出组。VCO输出也必须进行电平转换为标准的逻辑电平，供系统时钟分配网络使用。
值得一提的是，PLL合成器时钟除了具备晶振时钟的所有优点之外，还具有频率较低（较廉价的）、多逻辑系列输出、差分输出、多个可选频率、扩频选择、布局板面积优化（总管脚尺寸减小）、可拉频率、去抖动、供货时间更短、降低客户BOM成本等方面的优势。但是，PLL合成器时钟在对晶体电容考虑方面也具有一定的局限性。
如何考量频率精确度和稳定性
频率的精确定义是每秒的振荡数，但是通常近似为有明显误差的瞬时频率（波长周期的对应值）测量值。频率精确度表示频率测量值的有效位数。
输出频率（Fout）精确度是额定或平均规格值（Fin）的边际误差（偏差边界），且通常表示为百万分率（PPM）。
晶体工作精确度一般在25℃时测量，因为这时的工作温度、