２ 系统实现
将第一个二阶节的系统函数表示为差分方程:
ｙ１(ｎ)＝ａ０ｘ(ｎ)－ａ１ｘ(ｎ－１)＋ａ２ｘ(ｎ)＋ｂ０ｙ(ｎ－１)－ｂ１ｙ(ｎ－２)
＝０．１１ｘ(ｎ)－０.１０４１ｘ(ｎ－１)＋０．１１ｘ(ｎ)＋１.５８ｙ(ｎ－１)
－０.６４６９ｙ(ｎ－２)
可以看出，一个二阶节的实现需要五次乘法运算、四次加法运算（采用二进制补码将减法运算变为加法运算）。两个二阶节共需要十次乘法运算。虽然现在已有上千万门的ＦＰＧＡ产品可供选用，但是一般应用时全部采用硬件阵列乘法器毕竟不太合适，而如果采用串行乘法器进行分时
复用，其工作速度也不太理想。
本文采用一个折中的方法实现，即乘加单元（ＭＡＣ）的乘法器采用阵列乘法器，而不使用串行乘法器，以提高运算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出。每个二阶节完成一次运算共需要６个时钟周期，而且需采用各自独立的ＭＡＣ实现两级流水线结构，即每个数据经过两个二阶节输出只需要６个时钟周期。
２．１ 系统原理框图
系统原理框图如图２所示，模拟信号经过ＴＬＣ５５１０转换为００Ｈ～ＦＦＨ的二进制数后，送入四阶ＩＩＲ低通滤波器，处理后输出１０位二进制数送ＡＤ７５２０得到双极性的模拟电压输出。
点击看原图
２．２ 顶层ＩＩＲ模块
顶层ＩＩＲ模块如图３所示。主要由一个时序控制模块ＩＩＲＣ、两个ＩＩＲ二阶节模块（ＩＩＲ１和ＩＩＲ２）构成。ＩＩＲ模块设计为１０位二进制补码输入，最高位ａｄ９为补码符号位，次高位ａｄ８用于防止运算时的溢出。可见该ＩＩＲ模块实际可以输入９位二进制补码数，但ＴＬＣ５５１０的输出数据为８位，输入到ＩＩＲ模块时，将ａｄ９和ａｄ８引脚均接地，即输入为正极性电压。
ｃｌｒ输入端为异步清零端，高电平有效。当输入时钟ｃｌｋ为１２ＭＨｚ时，ＩＩＲ模块产生一个频率为２ＭＨｚ的ｃｌｋ＿ａｄ输出时钟提供给ＴＬＣ５５１０。输出数据ｄｏｕｔ为１０位二进制补码。ＩＩＲ１和ＩＩＲ２模块构成级联结构。
２．３ ＩＩＲ１和ＩＩＲ２模块
ＩＩＲ１、ＩＩＲ２模块主要由两个模块构成，一个是数据移位模块，在ＣＬＫ＿Ｒ时钟作用下将差分方程的各ｘ、ｙ值延迟一个时钟；另一个模块是补码乘加单元，用ＶＨＤＬ语言编写，两个乘数先取补后再进行阵列乘法，在ＣＬＫ＿Ｂ时钟控制下完成一次乘加运算，乘积取补后输出，共需要６个时钟。
差分方程的各系数如表２所示，采用１０位定点纯小数补码表示。
表2 二阶差分方程的系数
点击看原图
另外模块中的五个系数定义为常数，以节省硬件资源，并且采用０舍１入法进行数据处理，尽量提高数据运算精度。ＶＨＤＬ程序如下：
ｅｎｔｉｔｙ ｓｍｕｌｔａｄｄ１ ｉｓ
ｐｏｒｔ (ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ: ｉｎ ｓｔｄ＿ｌｏｇｉｃ:
ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);
ｙｏｕｔ: ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０));
ｅｎｄ ｓｍｕｌｔａｄｄ１;
ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｓｍｕｌｔａｄｄ１ ｉｓ