括:粗测时延、频率估计、相位估计、目标跟踪关联等。
数字信号处理器在解算过程中不再响应外部的中断,此时是系统工作的盲区。根据声纳使用要求,这个盲区越小越好,这意味着主处理器的运算速度越大越好。据粗略估计,若要求盲区为100毫秒,则160MHz的处理器是能够完成任务的。
2.4 输入信号动态范围
根据环境噪声谱级的分析,系统背景噪声的动态范围不超过42dB,再考虑到信噪比要大于13dB,系统输入的动态范围应大于55dB,则ADC的精度应该不低于10比特。
3 硬件设计方案 本系统硬件电路采用模块化的设计方案,如图4所示。按照功能大致可以分为四个大的模块:模/数转换模块、逻辑控制模块、数字信号处理器模块、数据存储模块。下面就各个模块的功能及实现方法进行详细介绍。
3.1 模/数转换模块 模/数转换模块的功能是完成信号从模拟形式到数字形式的转换
。如图4所示,模/数转换器通过逻辑控制芯片与数字信号处理器相连接。模/数转换器的转换需要的时钟由逻辑控制芯片对数字信号处理器的时钟输出信号进行分频得到。
图4 系统硬件框图
由前面的分析可知,模/数转换器的转换速率需要在1MSPS以上,转换精度不能低于10比特。这里选用TI公司的THS1206,其主要特性为:精度为12比特;总的采样速率为6MSPS;可四路同步采样。其它特性可参见参考文献[3]。
3.2 逻辑控制模块
逻辑控制模块的功能包括模/数转换器的设置;模/数转换器数据的输入接口;9比特声速数据的输入接口;1比特的控制线输入接口;1比特的故障自检信号接口;静态RAM与主处理器的接口。在逻辑控制芯片上实现了一块双口数据RAM,用以实现解算数据的存储。本系统中的逻辑控制芯片选用Altera公司的FLEX10K系列器件中的EPF10K10AI144-3,其主要特性如下:逻辑门数为10,000,最高工作速率为125MHz。其它特性可参见参考文献[4]。
3.3 数字信号处理器模块
数字信号处理器是本系统的核心,由它完成各种控制、检测和解算等。数字信号处理器在实时检测过程中实现对信号的检测。当检测到声纳脉冲时,系统转入数据存储进程,这时数字信号处理器负责进行数据存储的控制;当数据存储结束时,系统进行数据的解算,数字信号处理器从片外RAM中读取数据,完成解算,并负责将结果输出。本系统选用TI公司生产的TMS320VC5416-160芯片,其主要特性如下:指令周期峰值运算速度达160MIPS;128K×16的片内RAM;16bit定点DSP;8M程序/64K数据存储空间。其它特性可参见参考文献[5]。
3.4 数据存储模块
数据存储模块由静态RAM构成,完成数据的存储。根据数据存储容量,选用Cypress公司生产的CY7C1041BV33-Z15芯片,其最快存储速度为15ns。其它特性可参见参考文献[6]。
另外,其它部分还包括:逻辑控制芯片初始化所需的EEPROM;存放数字信号处理器工作程序的EEPROM;电源管理模块,用以实现电源的管理;一片EPROM,其中存有阵长、水听器基线与舰艇艏艉线之间的夹角和误差修正信息。
4 系统的工作流程