2.2 功能描述
AD9833有3根串行接口线，与SPI、QSPI、MI－CROWIRE和DSP接口标准兼容，在串口时钟SCLK的作用下，数据是以16位的方式加载到设备上，时序图如图3所示，FSYNC引脚是使能引脚，电平触发方式，低电平有效。进行串行数据传输时，FSYNC引脚必须置低，要注意FSYNC有效到SCLK下降沿的建立时间t7的最小值。FSYNC置低后，在16个SCLK的下降沿数据被送到AD9833的输入移位寄存器，在第16个SCLK的下降沿FSYNC可以被置高，但要注意在SCLK下降沿到FSYNC上升沿的数据保持时间ts的最小和最大值。当然，也可以在FSYNC为低电平的时候，连续加载多个16位数据，仅在最后一个数据的第16个SCLK的下降沿的时将FSYNC置高，最后要注意的是，写数据时SC
LK时钟为高低电平脉冲，但是，在FSYNC刚开始变为低时，（即将开始写数据时），SCLK必须为高电平（注意t11这个参数）。
当AD9833初始化时，为了避免DAC产生虚假输出，RESET必须置为1（RESET不会复位频率、相位和控制寄存器），直到配置完毕，需要输出时才将RESET置为0；RESET为0后的8－9个MCLK时钟周期可在DAC的输出端观察到波形。
AD9833写入数据到输出端得到响应，中间有一定的响应时间，每次给频率或相位寄存器加载新的数据，都会有7－8个MCLK时钟周期的延时之后，输出端的波形才会产生改变，有1个MCLK时钟周期的不确定性，因为数据加载到目的寄存器时，MCLK的上升沿位置不确定。
3 AD9833的引脚功能及时序
AD9833的引脚排列如图2所示，各个引脚的功能描述见表1。
AD9833的时序特性如图3、图4和表2所示。
4 AD9833的内部寄存器功能
AD9833内部有5个可编程寄存器，其中包括3个16位控制寄存器，2个28位频率寄存器和2个12位相位寄存器。