3时钟系统逻辑电路设计
3．1两相不重叠时钟产生的方法
两相不重叠时钟产生电路如图3所示。clk为外部晶振产生的送入MCU的单相时钟，I1是MCU内部产生的保护信号，正常工作时I1为低电平，发生故障时(如由于噪声干扰导致PSEN和RD、WR同时有效的错误发生时) I1变成高电平而关闭时钟；当系统复位时，会使得图3中I1为低电平，恢复clk的输入。由于正常情况下PD为低电平，所以clk等同于经过三个非门变成图中的单相输入信号，加到用"或非"门交叉而构成的R-S触发器，单相时钟从左边加到一个"或非"门上，反相后加到另一个"或非"门上，这样得到的CK1和CK2是不重叠的。单相时钟与双相时钟的对应关系如图3所示。
当信号V变成高电平时(因为正常工作时PD一直保持为0)，M1管关断，信号就一直保存在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给W，使得W一直处于低电平而不影响"或非"门A1，故图3中A1可以简化为二输入。
在时钟受到一个逻辑信号(也就是门控时钟)控制的
情况下，可能会有一些动态节点不被刷新。为了避免这种错误，采用由一个NMOS控制管M2加两个交叉耦合反相器组成静态锁存器。其中反馈管采用的倒比W／L很小(<1)，可以作为电平恢复器件，这样有利于保存信息。
3．2 二分频电路
通常把一周期指令的执行时间称为一个机器周期，并进一步划分为2~6个状态(高速MCU到标准MCU)，每一状态有两相时钟，即为两个节拍，每个节拍持续一个振荡周期。如何向芯片内部提供一个两节拍的时钟信号呢?这就需要二分频电路对外部振荡信号进行分频，使得在每个时钟的前半周期，节拍1信号有效；后半周期，节拍2信号有效。
二分频电路是由两个静态锁存器组成的触发器，如图4所示。其中CK1和CK2是两相不重叠时钟，当CK1=0，CK2=1时，静态锁存器b的输出经过一个反相器提供CK3和CK4，使得CK3=0，CK4=1经过半个周期后，CK1=1，CK2=0，M4断开，低电平信号存储在静态锁存器a中，使CK3的值不变，这样CK3延续了一个周期的低电平(高电平)，就形成了两分频，如此形成的时钟信号周期增加一倍。CK4由CK3经过一个反相器形成，两者相位相反。
3．3时钟驱动器及分配
影响时钟偏差主要有以下几个因素
·连接时钟数的连线；
·时钟数的拓扑结构；
·时钟的驱动；
·时钟线的负载；
·时钟的上升及下降时间。
在MCU内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一是增强驱动能力。设计的驱动器如图4(二分频电路除外)所示。最初的时钟信号由二分频电路输出的CK3和CK4提供。值得注意的是，为了提高翻转速度增加了旁路管，即PMOS晶体管M5、M7和NMOS晶体管M6、M8，而且它们的W／L比要取得足够大(如设计的为350／1)，这样就不需要外部附加自举电容。当然为了防止导通电流过激(di／dt)，可以加入电阻起稳定作用。该时钟驱动器的一个重要特点，就是所产生的两相不重叠时钟的相位与时钟负载无关，输出Clk3和Clk4能高到VDD电平和低到地电平。
在MCU内部合理分配时钟网络。通常有两种方法：线形缓冲和树形缓冲。考虑到MCU内部时钟负载比较大，采用图5所示的树形缓冲将时钟电路分成若干分支。时钟分配的各个分支在各级之间具有相同的相对扇出，同时每个分支所带负载数目基本相同，因为不平衡的分支是时钟歪斜的主要原因。
3．4低功耗设计
低功耗设计要求时钟网络尽量简单，晶体管尺寸尽量小，并且应尽量减少不必要的电路节点翻转，所以设计的MCU一方面要大量采用只有三个元件组成的静态锁存器，参见图3；另一方面要有三种工作功率管理模式，即正常、空闲、掉电三种方式，以满足低功耗方式的应用。因此，内部所使用的时钟分三类，第一类送人部分控制器和数据通道(C