同时也适合大容量图像数据的暂存。
DSP芯片采用TI公司的TMS320C5402芯片，采用改进的哈佛结构，具有低功耗、高速实时信号处理的特点。
3 CPLD硬件逻辑功能的设计
CPLD是图像采集的核心部分，它直接控制CIS图像传感器和A/D转换器，完成数字图像数据采集、转换和存储，以及与DSP处理器的握手协调。
CPLD模块总体功能的设计原理如图2所示，CPLD产生CIS图像传感器的时钟信号CLK（4M赫兹），选通信号输入SI，红色光源选通LEDr，绿色光源选通信号LEDg，红外光源选通LEDir。当CPLD控制这几个信号产生相应时序时，CIS传感器通过模拟信号输出引脚SIG向A/D转换器串行移位输出对应像素的灰度。
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CPLD控制A/D转换器的输出选通OE信号，使A/D转换器可以输出转换后的数据，同时，CPLD产生数据的存储地址AD[0..16]和写信号WR，将A/D转换器的数字图像数据存储在相应的存储区中。
总线切换与双存储区模块实现了两个数据存储区的轮换工作，其原理图如图3所示，CPLD通过控制存储选择信号E来实现双存储区的轮换工作，在上电初始时，选择信号E为高电平，存储区RAM1为写状态，同时RAM2受DSP处理器的控制，改变E的状态，实现总线的切换。
EN、NEXT和READY是DSP与CPLD之间的握手信号，EN为CPLD工作的使能信号，当EN为低电平时CPLD才开始工作。此时，若DSP处理器NEXT端上产生一个脉冲信号，CPLD控制CIS图像传感器采集一行（1728个像素）图像，同时，READY置0，表示正在采集，当一行图像采集完成时，READY信号恢复为高电平，当EN恢复为高电平时，CPLD停止工作，并将选择信号E取反来实现总线切换，将当前存储器由CPLD写状态切换为DSP读状态，实现双存储区的轮换工作。
4 总线切换的实现
在本文的应用中，要求高速实时的进行图像的采集和处理，要求40ms以内就要处理一帧图像，如果采集与存储图像数据占用了太多的时间，则后面的图像处理就无法完成了，为了尽可能缩短采集和存储的时间，在系统中采用了两组存储器进行轮换存储。
在系统中，采用总线切换的方式达到两存储器交替读写的功能，当CPLD将A/D转换器输出的图像数据写入RAM1时，DSP可以读取RAM2中的数据并处理前一帧图像的数据，当CPLD写完一帧图像数据，并且DSP完成前一帧图像的处理后，改为CPLD向RAM2写数据，DSP和CPLD交换一次存储器，如此循环，使得DSP的图像处理和CIS的图像采集可以并行独立工作，保证了图像的实时和和高速性。
图3中，RAM1和RAM2为2片IS61C1024，构成双数据缓冲存储区，M1－M4分别是由74HC16245所构成的，实现地址总线切换控制，N1－N4是由74HC245所实现的数据总线切换控制，C1和C2实现了存储器控制线（RD读信号、WR写信号等）的切换控制，当选择线E为高电平时，M1、M4、N1、N3及C1处于工作状态，而M2、M3、N2、N4及C2处于高阻状态。因此RAM1的数据总线、地址总线及控制总线只有总线与CPLD相连接，RAM2的全部总线与DSP相连接。从而实现由CPLD向RAM1写数据，DSP从RAM2读数据，当选择线E为低电平时，则情况相反，DSP从RAM1读数据，CPLD向RAM2写数据。
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