折叠式共源共栅辅助运放的设计方法如表2所示，其中设宽长比Sn=(W/L)n。
图4 n型辅助运放A_p
仿真验证和结论
在Cadence的Spectre平台下，本设计采用TSMC公司的0.35mm CMOS工艺模型，在3.3V电源电压下，分别在tt(典型)、sf(慢NMOS, 快PMOS)、ff(快NMOS,快PMOS)3种工艺条件下对所设计的运放进行了仿真。仿真结果表明，本文采用的增益增强型套筒式共源共栅结构的全差分CMOS运算放大器具有110dB的直流开环增益，320MHz的增益带宽，65南辔辉６龋拱诼蚀笥?00V/ms, 建立时间小于6ns，功耗小于5.7mW。
结语
本文对增益提高技术的原理和全差分套筒式共源共栅运算放大器进行了分析，在此基础上设计了一个带增益提升的全差分折叠式共源共栅运算放大器，它能有效地提高增益，同时对
运算放大器的速度及稳定性等影响很小。因此，该运放达到了设计性能的要求，可以运用于高速、高精度的ADC等。
参考文献
1. Razavi B. Design of Analog CMOS Integrated Circuits[M]. New Yorks, McGraw-Hill, 2001
2. R.Jacob Baker, Harry W.Li, David E.Boyce. CMOS Circuit Design, Layout, and Simulation, John Wiley &Sons,Inc,1998