自1970年发明MOS工艺及73年推出CMOS工艺以来，至今还没有发现可替代它的工艺，足见CMOS工艺的经济合理性。因此，至今硅基材料的应用仍在继续延伸。然而，在晶体管工艺制造中采用二氧化硅作为栅极材料，实质上已逼近极限。如65纳米工艺时，二氧化硅栅极的厚度己降低至1.2纳米，约5个硅原子层厚度，如果再继续缩小，将导致漏电及功耗急剧上升。
晶体管工艺技术的又一个里程碑
Intel共同创始人Gordon Moore说，采用“high-k”和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高k及金属栅结构与传统的晶体管栅结构比较如图1所示。
图1 高k及金属栅结构与传统的晶体管栅结构比较
在半导体制造工艺中采用二氧化硅作为栅介质材料及多晶硅作为栅电极材料的组合已经成功地运行了30多年，一直使用到90纳米节点还相安无事。之后在65纳米工艺节点时才发现漏电流及功耗急速上升，开始引起业界的警觉。虽然也曾采用如引变硅等技术来继续延伸，但是自进入45纳米节点后，矛盾日趋突出，如果想继续缩小尺寸，就必须采用新的
材料。
45纳米是个坎
回顾历程，当2002年工业开始导入0.13微米时，曾遇到阻碍。因为芯片制造厂同时开始引入铜互连及低k介质材料对于这两种全新的工艺技术，工业显得力不从心，后来经过努力才闯过关。
如今，同样在45nm工艺时，也将面临采用193浸液式光刻及超低k介质材料，包括高k介质材料(k值在15至20)及金属栅等新工艺技术。多项新技术及新设备的同时加入，使得工业也面临同样的困境。业界一致认为，45纳米也会是工业的一个坎。反映在如TI、NXP等在内的大公司，因承受不住高昂的研发费用，而退出45纳米以下的发展， 转而与台积电合作。
Intel在2006年就披露45纳米工艺的进展情况，并声称是全球第一批采用45纳米工艺，预期到2007年下半年时量产。目前Intel己经有三个芯片厂能进行45纳米器件生产。包括俄勒冈州的DID厂、亚利桑那州的F32和以色列的Fab18。Intel预计从今年Q2(二季度)起90纳米工艺将逐渐退出，而65纳米将占产能的90％，并计划于2011年推进22纳米。
图2 主要Foundry厂商的45纳米工艺时间表
据Intel报道，改用高k介质材料后，其漏电量降为原来十分之一。另外，由于高k栅极材料与现有的硅栅电极并不相容。因此必需采用新的金属栅电极材料来增加驱动电流。而45纳米工艺可使晶体管的密度提升2倍，运作时的耗电量减30％，而总的工艺成本费用仅上升4％。
台积电最近披露其45纳米工艺，并计划在2007年第三季开始生产。台积电透露其10层金属技术，能使栅极长度减少到26纳米。
日本瑞萨与松下宣布两公司合作开发的45纳米工艺己进人全面整合测试阶段。松下与三菱早在1998年就开始高端工艺的研发，但在三菱和日立半导体合并成立瑞萨之后，瑞萨就取代三菱，并与松下联合研发130纳米，90纳米及65纳米技术。双方在开发45纳米工艺上的合作于2005年10月开始，并定于07年秋季完成，于2008年4月开始45纳米量产。日本东芝、Sony及NEC等也在积极推进45纳米工艺。
在45纳米工芝技术研发中，颇受业界关注的是特许、IBM、英飞凌和三星的联盟。它们将以低功耗工艺技术为基础，联手开发第一款45纳米的下一代通讯系统芯片。这款芯片的分工由IBM位于纽约的EastFishkill300厂生产；其标准库单元模组和I/O单元均由英飞凌提供。由于采用的是平台设计，该45纳米工艺在四家公司都可相容。并预期在07年底，可以在特许、IBM和三星的晶圆厂中同时通过认证。
采用通用平台的晶圆代工模式己经有数年，并得到电子设计自动化，EDA，知识产权(IP)与设计服务领域的合作伙伴共同支持。其目的能使客户将其芯片设计外包给不同的12英寸芯片制造厂，以尽可能地降低重复设计工作量。该联盟主席IBM的半导体研发部门副总裁LisaSu指出，45纳米技术的发布，表明该工艺技术在使用上的弹性化，而应归功于GDSII在多家制造厂所具有的广泛相容性。据初期硬体测试结果显示，采用45纳米节点的器件，从功能上比65纳米节点至少高出30%。