0 引言
采样／保持电路是模数转换器的重要组成部分，它的性能决定着整个A／D转换器的性能。随着科学技术的发展，系统对A／D转换器的速度和精度要求越来越高，因此，设计一个高性能的采样／保持电路就显得尤为重要。
一般的采样保持电路都是采用开关电容电路来实现的。由于MOS开关固有的电荷注入与时钟馈通效应，采样／保持电路一般难以得到理想的情况。尽管已经提出了许多技术和电路结构［1］但是电荷注人和时钟馈通效应所导致的非线性对电路性能的影响还是很大。
采样／保持电路的另外一个设计难点在于运算放大器的设计。采样／保持电路的精度决定于放大器的增益，高增益的运算放大器能够保证采样／保持电路达到很高的采样精度。而采样保持电路的速度则决定于运算放大器的带宽，高带宽的运算放大器能够保证采样／保持电路在很短的时间内达到所需的采样精度。而运算放大器的增益和带宽又是一种相互制约的关系。 本文介绍的采样／保持电路采用全差分结构，并通过底板采样技术有效的抑制电荷注入和时钟馈通效应 它采用高性能的增益自举运算放大器来减小由于有限增益和不完全建立带来的误差。该采样／保持电路在3．3V的电源电压下可实
现60MHz的采样频率，其采样精度可以达到10位以上，完全能适用流水线AD转换器的采样部分。
1 增益自举运算放大器的设计
实际上，两级运算放大器可能有较大的增益，但是带宽却很小，这样就很容易导致较慢的反应速度。所以本文采用折叠式共源共栅增益自举运算放大器。这种放大器既有较大的增益，又能满足速度要求，同时，折叠式共源共栅电路还可以接成跟随器的形式。由于该电路不需要外接复杂的共模反馈电路(CMFB)，因而可以降低功耗，并免去外加共模反馈电路对整个运算放大器速度的影响。图1所示是增益自举运算放大器的电路结构。
摆率Slew Rate(SR)是每个时钟周期所允许的扰动时间。通常，采样保持电路中对运算放大器的建立时间要求大约为时钟周期的1／8，即要求运算放大器的输出能够驱动0．3 Vpp(Vpp为信号满摆幅的一半)，因此，建立时间可以由以下公式估算，其中Ts是建立时间，fs是采样频率：
对于单位增益频fT的估算，首先应计算出采样／保持电路分别在采样和保持状态下的反馈系数Bt和Bh。假设信号在建立时间之后的1LSB之内出现，那么，所需精度P在N=10的时候为：
由采样保持电路可知Bt≈1，Bh≈0．8。由此 可以得出：
此时若运算放大器的直流增益为A0，那么， 线性建立误差系数为：
因为E必须小于1／2LSB，所以有：
开关电容电路中一般的相位裕度要求为60到75度之间。而电路设计中希望尽量做到线性建立，所以一般要求具有较大的相位裕度。但是，考虑到相位裕度与增益的矛盾，在折中考虑的情况下，本设计选择的相位裕度为70度左右。
运算放大器的总增益同时得益于的增益提升放大器的应用。由于增益提升放大器会带入额外的电容和极点，所以要求增益提升放大器的单位增益带宽应尽量做大，这样才能把它对整个放大器频率特性的影响降到最小。因此，这里选择一般的反向器作为增益提升电路。事实上，该提升电路结构也比较简单，它即可以满足电路对增益的要求，又可以达到满意的单位增益带宽。因而对整个电路的频率性能不会产生很大的影响。
本设计让晶体管NM4和NM5工作在线性区，这相当于一个压控电阻的作用。晶体管的栅极连到运算放大器的输出端。由于VOUTCM对V4比较敏感，而且随着V4的增加，NM5和NM6的电流也将随之增加，从而将导致共模电平的下降。而通过晶体管NM4和NM5则可纠正这个误差。这就相当于在运算放大器的输出端施加一个稳定的共模电平。
2 采样开关的设计
AD转换器和采样／保持电路中通常都会用到很多的开关。因此，开关的大小、宽长比以及所影响到的电荷注入效应和时钟馈通效应等都会直接影响到整个电路的性能。 开关的导通电阻是衡量一个开关特性好坏的重要指标。由MOS管的工作原理可知，其导通电阻RON是VGS的函数。对于一般的单个MOS管作为开关的情况，其实际的导通电阻可以通过以下等式得出：
