方案2
如解决方案1所示，解决方案2的有效ESR计算公式如下：
ESR=35m?2=18m?得出：
V=0.04V+0.26V
V=0.30V
虽然在设计制约条件以内，但0.3V的电压降不会在设计中保留余地。
方案3
检查EDLC后可以发现：
V=0.40V+0.10V
V=0.50V
高ESR成为造成总电压降的主要因素，得出的0.50V总电压降超出电路设计允许范围。
方案4
最后，检查高电容/低ESR EDLC解决方案：
V=0.30V+0.07V
V=0.37V
低ESR可能会对计算的电压降产生有利影响。 不过，电容的增加对整体性能几乎没有影响。虽然低于解决方案3所示值，本方案中的总电压降仍然超出设计制约条件。该解决方案的另一弊端在于设备的尺寸。4.8mm的高度对于PCMCIA卡标准之形状因数以内的使用并不十分理想。
为克服与ESR相关联的过剩电压降，采用EDLC技术的设计人员须考虑使用其他电路(如DC-DC引导转换器)。该设计方案在耗尽宝贵插板空间的同时，还将产生额外电路成本。
如前所述，电路对ESR的依赖是设计中需要考虑的重要因素之一。 各解决方案中所述计算方式基于指定为25℃的初始ESR。 必须考虑对ESR对电路的造成的影响进行更为深入彻底的分析：
·ESR在温度方面的稳定性，及最终产品寿命老化引起的ESR可变性。
通过对现有技术的调查发现，EDLC中的ESR在其指定工作温度下与钽(其ESR在相同温度范围内保持在指定水平)相比差异可达400%。设计人员还须考虑到如下事实：在部件使用寿命内，EDLC ESR将随着老化情况而增加。
表3就钽ESR性能与EDLC技术进行了对比。就钽而言，ESR在温度及时间方面均比较稳定，在全工作温度或寿命试验中不发生规格变化。对于笔记本电脑内即定的PCMCIA卡工作环境而言，ESR保持85℃的稳定性是非常理想的情况。
对比而言，EDLC技术中的ESR差异在脉冲应用中则较为麻烦。 如上述电路分析所示，与EDLC中的ESR相关联的电阻降压已是总体电压降的主导因素。鉴于ESR的高可变性，难以在各种条件下以足够的裕度设计电路。
结语
对脉冲功率应用中大容量电容的需要而言，设计人员须意识到：ESR是关键因素。超高电容(甚至过剩电容)无法克服与高ESR解决方案相关联的效率损耗。用额外电路克服此类损耗(如引入转换器的使用)不仅成本高，也占用宝贵的插板空间，从而加大设计的工作量。另外，选择充足电容量的解决方案(配合低ESR)将会创造更高效率及成本有效性。