1 引言
近年来，无线通信技术得到了飞速发展，一方面，数字无线通信的新算法和新技术层出不穷；另一方面，无线通信技术的应用范围也在不断扩大。为了满足无线通信技术的飞速发展，验证新算法和新技术的正确性和可行性，通信系统的计算机模拟、仿真与验证便显的尤为重要。
本文利用Matlab、Quartus II、DSP_Builder和Modelsim等软件配置了用于系统开发与验证的SPW(Signal Processing Workplace)环境。在Matlab的Simulink环境下，利用Altera公司开发的RS、NCO、FIR IP core以及Simulink、DSP_Builder中的一些基本模块，快速搭建了一个RS+DQPSK的中频调制解调系统，并加以高斯信道模拟实际通信系统，通过计算机辅助仿真得到实验结果，最后通过USB端口将设计下载到Stratix II的FPGA开发板中进行了验证。
本文所述的调制解调系统具有以下特点：
（1）系统性：系统概念突出、完整、清晰是基于IP设计的一大特点。本实验利用RS，NCO和FIR等IP core并结合Simulink和DSP_Builder中现有的模块，完成系统设计的基本功能。
（2）综合性：本实验通过软件来实现仿真，并运用FPGA技术加以实现。形成软硬协同仿真的综合实验平台。
（3）灵活性：FPGA芯片数据断电易失性和在系统可重配置性，增加了设计的自由度和灵活性，提高了设计效率和芯片资源利用率。
( 4) 高效性：所有算法( 编码、调制、解调和译码)利用Altera公司提供的各IP core搭建，极大的缩短了算法开发与验证时间。
2系统总体结构和设计指标
整个系统可以分为两大部分：发送部分和接收部分。在发送端通过信源模块产生数据，送入RS编码模块进行编码，然后进行DQPSK调制并发送；接收端将接收到的信号进行DQPSK解调、RS解码后输出。系统流程图如图1.
图1. 低中频调制解调系统工作流程图
其中RS IP core生成编码和解码模块，NCO IP core和FIR IP core联合完成DQPSK调制和解调。系统中所有的模块都是由Simulink和DSP_Builder库中的模块构成的。其中阴影部分说明该模块采用了Altera公司的IP core。
系统的设计指标：信源速率2Mbps、系统时钟频率100MHz、中频载波频率10MHz。
3 IP core的系统集成及系统的实现
本文通过系统给定的指标要求确定所用各个IP core的具体参数，然后确定其他辅助功能模块的参数。IP core系统集成流程如图2。
图2. IP core系统集成流程
3.1 IP core的系统集成
A. 编解码模块（RS）：系统采用Altera公司的RS IP core，采用(204，188)编码，该码字是RS(255，239)的缩短码，其最大纠错能力t=(n-k)/2=8。缩短码的纠错能力不变，但是由于码长的变短，增加了编码的效率。
RS IP core有两种标准的编码模式，不同的编码标准下可以对RS码的码长、码字中包含的信息符号数、输入输出的比特位宽等参数进行选择[1]。
系统采用RS(204，188)进行编解码，每个符号中包含8个bit，输入/输出总线宽度为8。
B. 滤波器模块（FIR）：本试验将FIR IP core配置成升余弦滚降滤波器对输入的I、Q两路信号进行成形滤波，滤波器设计的关键在于截止频率（fcut）和采样频率（fsample）的选取[2]。
本系统的工作频率选取100MHz，则FIR滤波器的采样频率fsample默认为100MHz。信源的码速率为2Mbps，经编码、串并转化产生I、Q 两路信号的速率为1Mbps，升余弦的滚降系数选取α＝0.25，则fcut ＝[(1+α)/2]* 1＝0.625MHz，此时fsample/fcut=160，比值过大，要达到滤波效果需要大幅度提高滤波器的阶数，所占的硬件资源也大幅增加。上述情况是由于滤波器模块的工作时钟默认为系统时钟的缘故。通过优化系统，在Quartus II的环境下可改变滤波器的工作时钟。通过使用计数器 将系统时钟十分频，得到一个10MHz时钟，用该时钟来控制滤波器的工作，可以降低对滤波器阶数的要求，减少FIR滤波器所占的硬件资源。
另外，输入总线宽度设为2，输出总线宽度设为12。