这样，支持任意数量的天线就变得相对简单了。那么，对于需要的载波器少于六个时，又该怎么设计呢？在这种情况下，如果使用“完整的”六载波器设计，尽管也不失为完全可行的解决方案，但会导致过大的FPGA设计。最坏的情况下，可能导致难以使用较小的器件，因而大大增加解决方案的成本。
如果解决方案要求用户手动删除任何不需要的逻辑，或涉及实现和提供一整套预定义的变量，这无疑与“让用户不必掌握设计的复杂细节”这一使用资料库的初衷背道而驰。相反，DFE库提供了一些精巧的附加逻辑，可帮助下游设计工具在构建时将未使用的逻辑优化掉。这样，用户只需要使用适当的库模块，并终止未使用的输入就可以了。三通道DUC设计利用“未使用的BB输入”模块将通道3到6阻断，同时这些通道的控制输入也被固定了恒定值。现在，尽管此设计使用的是六通道DUC子系统构造，但那些专为未使用通道预备的所有逻辑、Block RAM 和 DSP48 都会在构建时被删除。
对于DDC，使用
标准的Simulink Terminator模块终止未使用的输出，并将未使用的控制端口固定为定值，就可以将未使用的通道优化掉。对于DUC，只
需要简单地复制单天线设计，就可以支持多个天线。
前面假设9.6 MHz的调谐范围是足够的，对于需要大于9.6 MHz调谐范围的应用，可以通过级联两个同样DUC或DDC模块的方式扩展调谐范围，例如，调整到15 MHz的范围。
3GPP兼容性测试和性能验证 如上所述，
TD-SCDMA DFE库模块组中的IP模块设计满足TS25.105中的3GPP要求。因此，可以确保对于任何基于该IP库的系统都可以满足相关的3GPP要求，如频谱屏蔽和邻近信道泄露比（ACLR），并且有足够的余量来弥补模拟器件的失真效应。
表1给出了与3GPP要求相关的性能总结，包括每个参数提供的余量。针对DUC和DDC功能的3GPP兼容性测试以MatLab脚本的方式实现，脚本使用了硬件协同仿真（运行在Nallatech V4 XtremeDSP套件之上）。表1给出的性能数据就是由这些测试给出的。
采用运行全速12通道设计的V4 XtremeDSP套件还进行了进一步的实际测试。利用V4开发板上的14位数模转换器生成19.2 MHz的IF输出信号。DAC输出被馈送到安捷伦（Agilent）频谱分析仪中。
实施结果
综上所述，利用TD-SCDMA DFE IP库可以实现和配置从单载波、单天线，直到六载波、多天线的各种不同DFE配置，唯一的限制就是可用的FPGA资源。表2和表3分别给出了实现一个六载波、三天线配置的半区方案，和一个三载波、四天线配置的半区方案所需要的FPGA资源。换句话说，两种情况下实现全区设计也只需要两片SX25器件。两个例子的中频带宽为9.6 MHz。
结论
由于TD-SCDMA标准的波束成形（beam forming）要求，因此基站需要大量上变频/下变频（DUC/DDC）通道。本文表明利用赛灵思 V4 SX FPGA和赛灵思 TD-SCDMA DFE 库可以实现高效快速的符合3GPP标准的TD-SCDMA数字前端（DFE）解决方案，从而使设备供应商能够集中更多精力来实现产品差异化并加快产品的上市时间。
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