处理器定标模型
国际半导体技术蓝图(ITRS)描绘了今后15年半导体工业在硅器件密度和性能上的主流趋势。它作为技术规划的目标曾经推动了摩尔定律的发展。基础半导体技术的不断定标与改进高性能通用处理器架构的预期回报缩减形成鲜明对比。过去15年计算机
系统技术和性能的定标经验不能简单地用于今后15年的嵌入式
SoC。ITRS蓝图可作为进一步预测SoC设计中处理器作用的基础。这种处理器定标扩展模型具有决定性的一点，即晶体管级的密度增长(如摩尔定律所预测)可以有效地被用来进行电子产品性能、效率和适应性的不断改进。
此模型的建立基于下列所预计的变化：入门级定标：器件尺寸的变小和器件密度的不断增加为在SoC器件上迅速集成电子系统特性提供了技术能力和经济推动力。今后15年，随着典型的批量生产SoC器件的复杂性由数百万门上升到5亿门，技术和经济因素将使SoC设计结构有很大改变。图1对进行标准单元逻辑综合和布局的典型门密度及最差情形时钟速率作了预测。
需遵循的可编程性：SoC设计成本的上升将推动可编程性在更多SoC功能中的运用，以限制研发费用开支和增加潜在制造量。可编程性的增加将使一块IC可以满足很多产品的需要，并可以通过软件迅速并低价地修复设计错误。最终产品在增加功能
复杂性的要求上，相对于其它可配置性或可编程性机制而言，更倾向基于软件的处理器可编程性。然而，基于处理器的软件操作不是SoC设计中可编程性发挥作用的唯一形式。源于标准可编程逻辑器件的FPGA逻辑模块也将出现，尽管程序设计模型(一种硬件描述语言而非高级编程语言)和电路效率方面的局限性将可能制约FPGA在可编程接口和专用计算结构的应用。现今，相对于同一IC加工工艺的逻辑单元标准来说，基于FPGA的逻辑存在约5倍时钟速率和密度增加10倍以上等不利条件。如ITRS蓝图所预测，线宽将由现今的130nm缩小到2016年的约22nm，由FPGA架构对线路延迟的高敏感性不但不会减小，反而会继续增加。
定制的处理器：定制的专用处理器将可有效替代硬连接逻辑功能块。图2示出用专用指令集定制处理器的性能效果，并对Tensilica Xtensa架构(T1050)的每MHz EEMBC用户基准性能与Xtensa的基础版本、ARM(64位方案)和MIPS(64及32位方案)进行了比较。定制的处理器快达50倍。
但单凭性能就让SoC设计师广泛采纳专用处理器是不够的。还需要具备两种特性：即处理器架构必须拥有高度的适应性以满足精确指令集的应用需要；硬件和软件必须无缝地一并生成，而无需专门的处理器硬件或软件技能，并且不增加验证风险。
此外，从应用源代码完全自动生成新处理器方面来看在降低劳动强度和技能水平、增加处理器架构的最优性方面有着极大的前景。?应用的并行性：系统应用中内在并行性的增长和这种并行性方法的改进，将大量使用小型专用处理器芯核作为先进SoC设计的自然结构。随着SoC集成越来越多的不同功能以及数据流分辩力的增加，所提取的并行性也将增加。多种应用中的性能将只受制于以适当的高带宽、低等待时间、处理器间通信等方式，在一个器件上集成多个处理器的能力。该处理器定标模型预计，小型、扩展的处理器将得到大量使用，先进的设计将纳入数百或数千个通信芯核。许多高性能、数据并行、单指令多数据 (SIMD) 长指令字芯核会在每个芯片上使用。图3示出芯片面积为140mm2下的模型。
多个处理器的集总性能：SoC设计师将利用指令级和任务级两个并行性。专用处理器架构将利用指令级并行性，在单一种算法内，通过矢量(SIMD)和长指令字技术使吞吐量和效率大为增加。多个处理器自然利用任务级并行性。集成式开发工具和处理器生成器将使设计师可以研究由简单的增强型RISC处理器到庞大的长指令字矢量架构的各处理器的扩展范围，他们还将可以探查各种不同的处理器数量和系统拓朴。大量简单处理器和小量复杂处理器的模型产生了相似的整体吞吐量预测。吞吐量集总性能示于图4中(假定芯片面积为140mm2，处理器架构适度扩展)。在较小型简单扩展处理器和较庞大型数据并行处理器两种情形下，性能增长率(年增65%)及绝对值(1013操作/秒)是相似的。
