45 nm 的挑战 代工厂、设计团队和 EDA 公司认为，45 nm 工艺给设计团队带来了三个重大挑战：强制的低功耗设计、强制使用 DFM 工具和方法以及更多采用 RDR 与概率分析。与 65 nm 节点相同，代工厂的第一条 45 nm 节点工艺线是面向低功耗，而不是高性能。代工厂并没有勉为其难地采用新材料（如高 k 材料），他们并没有做重大的改动。这种决策意味着泄漏问题将继续成为 45 nm 节点上的首要考量。在 65 nm 节点时，动态泄漏、静态泄漏或待机泄漏占到 IC 总功耗的 40%，迫使所有
SoC 设计者（无论面向何种终端应用）都要采用低功耗设计技术（参考文献 2）。在 45 nm 节点时，问题变得更糟：泄漏要消耗掉器件总功率的 60% ~ 65%。这种泄漏要求代工厂必须采用低功耗设计技术。Chartered Semiconductor 的 Ng 称：“比如，我们正看到电压岛的大量应用。客户在使用时并非简单地根据电源需求
将器件分组，而是当整个器件区段未使用时，通过电压岛将其电源全部切断。这些是电源管理的重大技术，我们看到的例子越来越多。”
Gregg Bartlett 是飞思卡尔公司 CMOS 技术副总裁，他说飞思卡尔的网络集团与无线集团正在采用 45 nm 节点作设计，并且都采用了低功耗技术。Bartlett 说：“我希望把从 65 nm 到 45 nm 的转换叫做非革命性转换。在电源管理设计技术方面，我们采用了动态电压频率换算、栅极保持电源门控，以及多种节点的其它节能技术。对于采用 45 nm 的我们来说，它们并非新技术，但我们正在更多地使用。”Bartlett 指出，飞思卡尔的无线集团专为多个工艺节点开发低功耗设计，正在花更多时间做复杂的电源建模，并且开始对自己的 45 nm 工具流做热建模。
Bartlett 说：“确定热点以及内核间热差异，并且了解你的功耗点，这些是我们看到的新兴需求。尽管这些技术和工具还不是主流，但它们能使你更方便地了解自己产品将要进入的产品空间。”他指出，飞思卡尔已在自己最新几代芯片组中采用了 IBM 的 SOI（绝缘硅）工艺。他说：“我们不断对工艺作评估，但我们已经用 SOI 得到了很好的结果。我们的 SOI 较 bulk-CMOS 工艺在功耗和性能两方面都取得了两位数字的改善。”
但提供 bulk-CMOS 的代工厂在新的超低 k 工艺中投入了大量精力以控制功耗问题，他们也与 EDA 供应商密切合作，给客户更多的工具，帮助他们管理 45 nm 工艺的功耗。例如，TSMC 在 8.0 版的参考流程中就增加了“改进的低功耗技术建议”，帮助客户进一步实现节能（图1，图2）。代工厂建议采用先进电压换算以及双电源 SRAM 块的分层式电压处理动态功耗管理问题，采用源偏置和向后偏置，以及在非关键路径中使用较长的沟道，以降低运行泄漏。另外还建议使用粗粒度的数据保持和较低漏-漏电压的电源门控，尽量减少待机功率泄漏。
TSMC 的 Quan 称：“这类技术的多数是有关一个时钟的门控，或当不用某些块时简单地将它们关断。很多技术是现成的，我们的客户在开始用 45 nm 节点设计时就可以使用。”另外客户现在还能使用大量的商用低功耗工具。TSMC、UMC 和 CPTA 已验证了所有大型供应商的电源工具与私有企业的低功耗单点工具。Cadence、Synopsys 和 Magma 都提供低功耗工具，各家公司都正在积极地建立一个合二为一的低功耗流程，从而使设计者在将 IC 设计转向易于泄漏的 65 nm 和 45 nm 工艺时抢占有利位置。
代工厂急于在这一任务中为 EDA 公司提供方便。TSMC 已经为自己的 8.0版参考流程验证了 Cadence 的 CPF（公共电源格式），它有 Si2（硅集成创新联盟）的赞助。该格式承诺提供各种工具，能处理跨越整个设计流程，直到采用单一电源格式的工作。Quan 指出 TSMC 也正在与 Accellera 的 UPF（统一电源格式）集团一起工作，针对其 45 nm 工艺验证该格式。
DFM 成为一种必须
在 65 nm 节点时，代工厂建议（但不要求）客户采用 DFM 工具（参考文献 3）。但是，45 nm 节点将需要 DFM 工具用于代工厂界定的三种类型中的两种：LPC（光刻工艺检查）和 CAA（关键区域分析）。不过，代工厂只是建议（不要求）对第三种类型 CMP（化学机械平面化）仿真采用 DFM 工具。Chartered 的 Ng 说：“我们并未看到很多客户在 65 nm 节点时使用 DFM 工具。但如果任何客户试图不用某些 DFM 就着手 45nm节点，那我会非常吃惊。”他指出，代工厂将 65 nm 工艺作为 DFM 工具的一个试验场。Ng 称：“我们只是在开始熟悉 DFM 问题和工具需求。现在，在 45 nm 节点上，我们对于真正的需求有了更好的想法。”