1.4.2 “自顶而下”的设计方法
10年前,电子设计的基本思路还是选择标准的集成电路“自底向上”(Bottom-Up)地构造出一个新的系统。这样的设计方法如同一砖一瓦建造楼房,不仅效率低、成本高而且容易出错,高层次的设计给我们提供了一种“自顶向下”(Top-Down)的全新设计方法,这种方法首先从系统入手,在顶层进行功能方框图的划分和结构设计,在方框图一级进行仿真、纠错,并用硬件描述语言对高层的系统进行描述,在系统一级进行验证,然后用综合优化工具生成具体的门电路网表,其对应的物理实现级可以是印刷电路板或专用集成电路,由于设计的主要仿真和调试过程是在高层次上完成的,这既有利于早期发现结构设计上的错误,避免设计工时的浪费,同时也减少了逻辑功能仿真的工作量,提高了设计的一次成功率。
2 数字的电路设计
20世纪90年代以来,电子信息类产品的开发明显出现两个特点:一是产品的复杂程度加深;二是产品的上市时限紧迫。随着计算机性价比的提高及可编程逻辑器件的出现,对传统的数字电子系统设计方法进行了解放性的革命,现代电子系统设计方法是设计师自己设计芯片来实现电子系统的功能,将传统的固件选用及
电路板设计工作放在芯片设计中进行。然而电路设计本质上是基于门级描述的单层次设计(主要以
数字电路为主),设计的所有工作 (包括设计输入、仿真和分析、设计修改等)都是在基本逻辑门这一层次上进行的,显然这种设计方法不能适应新的形势,为此引入一种高层次的电子设计方法,也称为系统的设计方法。
数字电路设计性本身就是一种综合性的设计,其设计电路中一般包含不同类型的电路,在设计过程中,不可避免地存在许多错误和不足如果直接按照这一设计的电路在电路板上进行安装、调试,其结果往往使电路调试费时费力,甚至会引起元器件和仪器设备损坏等问题,导致设计不能达到预期效果。应用EDA技术在仿真软件平台上设计数字电路,能帮助熟悉和掌握最先进的电路设计方法和技能。在电子技术高速发展的今天,新器件、新电路不断涌现,而设计条件受经费等因素的制约,一般不能及时更新。采用软件仿真的方法,在计算机上虚拟一个先进测试仪器、元器件品种齐全的电子工作台,可进行验证性、测试性、设计性等实验的针对性训练,培养使用计算机及分析、应用和创新电路的能力。“以仿代实”, “以软代硬”应该成为当代设计发展的潮流之一。
3基于EDA技术进行数字电路设计的研究
EDA技术在数字系统中的应用以基于Altera的EPM7128SLC84-15芯片和MAX+PlusII 10.0软件平台的数字钟的设计为例,讨论EDA技术在数字系统中的具体应用。
3.1 EDA技术设计流程
在设计方法上,EDA技术为数字电子电路设计领域带来了根本性的变革,将传统的“电路设计硬件搭试调试焊接”模式转变为在计算机上自动完成。
3.2 设计要求
具有时、分、秒、计数显示功能,以24小时循环计时。具有清零和调节小时、分钟功能。具有整点报时功能。
3.3 输入设计源文件
一个设计项目由一个或多个源文件组成,它们可以是原理图文件、硬件描述语言文件、混合输入文件,点击 Source／New菜单,选择你所要设计源文件的类型,进入设计状态,完成源文件设计,存盘、退出;另在一张原理图编辑器窗口中,通过 File／Matching Symbol菜单,建立一张原理图符号,生成一个与原理图文件相同名、相同功能的逻辑宏元件,它自动加到元件列表中,可以在更高层的图纸中反复调用;
3.3 逻辑编译
逻辑编译选择器件EPM7128SLC84—15,使用MAX+PlusⅡ编译器编译设计项目,通过编译器自动进行错误检查、网表提取、逻辑综合、器件适配,最终产生器件编程文件(.jed)。
3.4 综合
综合就是利用EDA软件系统的综合器将VHDL的软件设计与硬件的可实现性挂钩,这是将软件转化为硬件电路的关键步骤。综合器对源文件的综合是针对某一FPGA／CPI D供应商的产品系列的。因此,综合后的结果具有硬件可实现性。EDA提供了良好的逻辑综合与优化功能,它能够将设计人员设计的逻辑级电路图自动地转换为门级电路,并生成相应的网表文件、时序分析文件和各种报表,若设计没有错误,最终可生成可以编程下载.sof文件。
3.5 器件适配
综合通过后必须利用FPGA／CPLD布局／布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作,其中包括底层器件配置、逻辑分割、逻辑优化、布局布线等操作。适配后产生时序仿真用的网表文件和下载文件, 如JED或POF文件。适配对象直接与器件的结构细节相对应。