DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory, 双数据率同步动态随机存储器) 是SDRAM 的更新换代产品, 本设计是H.264解码芯片的FPGA 的验证工作的一部分, 由于该解码芯片主要包括: 运动补偿, 去块化效应, 显示模块, 以及软件部分(与PC 接口)。所以本设计实现对DDR SDRAM 的控制以及对不同模块访问DDR SDRAM进行仲裁。
实现时FPGA 选用Xilinix 公司的V ERTEX -26000 进行实现, DDR SDRAM 选用HYNIX 的512MB DDR 333MHz 64 位4bank结构的DDR SDRAM。根据本设计的DDR SDRAM 的特点和本设计的实际应用, 主要包括时钟解决方案, DDR SDRAM 控制器的设计和对多用户访问的仲裁3部分, 主要用FPGA 来实现。
1 时钟解决方案
DDR SDRAM 是一种大容量, 高速度的同步动态存储器, 采用2.5 V工作电压, 他允许在时钟脉冲的上升沿和下
降沿传输数据, 这样不需要提高时钟的频率就能加倍提高SDRAM 的速度, 并具有比SDRAM 多一倍的传输速率和内存带宽, 但是由于其在时钟的上升沿与下降沿都可传输数据, 工作频率比较固定, 一般只能工作在一个频率或几个频率下, 且绝对工作频率比SDR SDRAM 高。
常用的DDR 内存一般工作在266MHz 和333MHz 的数据速率。这就需要一个133MHz 或166MHz 的系统时钟。对于这点用CYPRESS 公司的时钟芯片CY27EE16ZE 来产生所需的时钟频率。该芯片符合I2C 总线标准, 可以通过并口用C+ + 编程实现I2C 总线标准对其进行如下配置得到166MHz 的时钟频率; 设定如下: Q = 13,Qtotal = 15, P =95, PO = 0, Ptotal = 198 , post divider= 2; 由CLOCK1 端口进行输出。
由于DDR SDRAM 的双数据传输结构是两倍的预读取设计, 可以在每个时钟周期内传输2 个数据字。输入输出数据均参照DQS信号。DQ S 指针在读周期由DDR 发送, 而在写周期由控制器发送, 他应用于对齐数据。因为DDR SDRAM 有以上特点决定了在实现过程中需要几个不同相位的时钟, 且需把命令字的产生和数据通道区别开来, 利用FPGA 中的DCM (D igital ClockM anager) 来实现不同时钟的同步和产生不同相位和不同频率的时钟。设计时参考了Xilinix 公司的DDR SDRAM 控制器。
2 DDR SDRAM 控制器的设计
控制器与DDR SDRAM 主要接口信号包括: 数据线、元器件与应用昝春华等: 视频解码器验证板的DDR SDRAM 控制器的实现地址线、存储单元库(bank) 选择信号、时钟信号、使能信号、片选信号、DATA STROBE 信号以及命令字输入信号。由于DDR SDRAM 比起以往的SDR SDRAM 即有其特殊点又有共同点, 在设计时主要考虑以下几点进行控制:
首先, 和SDR SDRAM 一样需要时钟信号来完成对信号的同步操作, 并通过命令字来进行控制, 对数据的管理也是以Bank Row Cloumn 的模式来管理的, 这就要求在对DDR SDRAM 进行读写操作时, 首先选择好要操作的存储库单元库(Bank) , 并同时锁存行地址(RowA ddress) , 这一过程叫做激活, 在发出读写信号时再锁存列地址(Column A ddress) , 并进行相应的操作。
DDRSDRAM 命令字主要由片选信号CS, 行地址选通信号RAS, 列地址选通信号CAS 以及读写控制信号WEB 三个信号控制并配合一定的地址、数据输入, 这些命令字信息和地址信息都是在时钟的上升沿进行锁存的。DDR SDRAM 基本控制操作包括初始配置, 激活要操作的地址, 充电、刷新以及读写操作, 所对应的命令字和地址输入列表如1 所示。
在执行操作时, 各个命令字必须按照一定的顺序, 主要包括以下几种:
1) 在执行操作前应首先对DLL使能, 而在执行读命令前必须保证DLL使能已保持200个周期的高电平;
(2) 在初始配置和auto refresh之前, 所有的bank都应被precharge;
(3) precharge命令在读写命令完成后才有效;
( 4) 在进行读写操作之前, 应首先关闭打开的旧地址, 激活新的Row 地址;