1993年Berrou C. 等学者提出的Turbo码将卷积编码和随机交织结合在一起实现了随机编码的思想[1]，并且采用了软输入软输出（SISO）迭代译码的最大似然译码算法，从而使其译码性能接近于Shannon理论的极限。目前,Turbo码的应用已推广到深空通信、卫星通信和移动通信等领域，并被确定为第三代移动通信的信道编码方案之一。
在不同的应用环境中，出于对译码性能和译码复杂度的考虑，通常选用不同的译码参数。其中直接影响到译码性能的关键参数有帧长、交织表和迭代次数等。本文介绍的基于KCPSM的Turbo译码器在设计中引入嵌入式处理器单元，通过存储于外部RAM中的程序控制译码过程，可根据不同的使用需求修改程序代码以适用于各种不同的译码情况。
1 Turbo译码原理
Turbo码的特点：编码器中引入了交织器，减弱了信息序列的相关性，有效地实现了随机性编码；在译码时采取了迭代译码的思想，使其性能可以接近香农理论的极限。
Turbo码的迭代反馈译码结构如图1所示[2]。图中，SISO Decoder 1和SISO Decoder 2是分别对应于编码产生的两组分量码的软输入软输出译码器。两个SISO译码器通过反复的交错重复译码计算完成对输入信息序列的译码。SISO Decoder 1的软输出信息交织后作为SISO Decoder 2译码的先验信息。如果迭代结束，SISO Decoder 2的译码结果硬判决输出；否则，SISO Decoder 2的软输出信息反交织后作为SISO Decoder 1下一次迭代译码的先验信息。
在Turbo码的译码算法中，MAP算法的性能最好，但计算量巨大，硬件实现的复杂度高，译码时延大。所以在硬件设计中采用的是在对数域上简化的Log-MAP算法，这样可以有效地降低硬件设计的复杂度。在Log-MAP译码算法中，需要先从数据序列末端向始端做反向状态概率β的递推计算，之后再从序列的始端向末端开始递推计算前向状态概率α并得到对数概率似然比。为了减少译码的等待延时，在译码时可将原先的一帧数据序列按特定的分组长度分解为数段，分别计算每段的软输出。在每段序列的计算中，仍然是先反向递推计算β值，再正向递推计算α值。其中，α 值递推的初始值由上一段的计算结果给出。对于β值的递推，则需由下一段序列提供部分软信息。
图2表述了分段译码的思想。采用分段译码时，用于存放中间结果的存储器规模取决于分组长度，不再与帧长成正比。对于不同帧长的译码只需改变交织表的大小，而译码单元不用改变。这样的译码器可以更方便地用于各种码长的译码。
2 Turbo译码器的设计
基于KCPSM的Turbo译码器基本可分为两个部分：TurboDec译码模块和KCPSM主控模块。
TurboDec译码模块的结构如图3所示。它由Trace译码单元、存储单元和交织器组成。Trace译码单元的作用是根据Log-MAP算法，对分组后的每段序列做前向或反向的递推计算。存储单元包括ZRAM(用于存放在运算过程中需要交换的外信息)、Input Buffer和Output Buffer(分别用于输入输出的缓存)。交织器的作用是实现对数据序列的交织和反交织，它主要是一块存有交织表的RAM，而交织表内存放有每位数据交织后对应的地址。Trace译码单元通过查找该交织表得到的地址作为以交织顺序读取或写入数据的地址。这块RAM中的交织表可在译码前由外部改写，以满足不同的译码需求。
KCPSM主控模块采用的是Xilinx公司提供的PicoBlaze嵌入式处理器设计方案[3]。该模块中主要有两部分：负责数据信号处理及对外信号输入输出的PicoBlaze处理器单元和用于储存程序指令代码的Block Memory。PicoBlaze设计方案的结构如图4所示。
在时钟信号的驱动下，PicoBlaze处理器单元根据当前的8位地址从Block Memory中读取对应的16位指令代码，再根据此指令代码完成运算操作,同时产生下一步指令的地址。根据不同指令的要求，在IN_PORT端和 OUT_PORT端分别读入或输出计算的数据，并在PORT_ID端指明对应的I/O端口地址。READ_STROBE端和WRITE_STROBE端则在执行读写操作时输出脉冲信号，该脉冲信号通常用于控制外围电路的读写。