1 引言
随着微电子技术的迅速发展，人们对数字系统的需求也在提高。不仅要有完善的功能，而且对速度也提出了很高的要求。对于大部分数字系统，都可以划分为控制单元和数据单元两个组成部分。通常，控制单元的主体是一个有限状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号序列。MOORE型有限状态机的设计方法有多种，采用不同的设计方法，虽然可以得到相同功能的状态机，但它们的速度、时延特性、占用资源可能有较大的差异。在某些对速度要求很高的场合，如内存控制器，则需要针对速度进行优化设计。
2 MOORE型有限状态机的几种设计方法
2.1 输出由状态位经组合译码得到
它的实现方案是：现态与输入信号经组合逻辑得到次态，在时钟的上升沿到来时，状态寄存器将次态锁存得到现态，现态经过输出组合逻辑译码得到输出信号。如图 1所示。由于输出必须由现态的状态位经过译码得到，这就需要在现态与输出之间增加一级组合译码逻辑，从而加大了从状态位到器件输出管脚的传输延迟，同样也增加了时钟-输出时延TCO。
假设一个简单的内存控制器的状态转换图如图2所示。一个完整的读写周期是从空闲状态idle开始。在ready信号有效之后的下一个时钟周期转移到判断状态decision，然后根据read_write信号再转移到read或write状态。则采用这种设计方法的VHDL源程序如下：
signalpresent_state,next_state:std_logic_vector(1 downto 0);
process(clk,ready,read_write,present_state)
begin
if(clk'eventandclk='1')then
casepresent_stateis
when idle=>oe<='0';wr<='0';
if ready='1' then
next_state<=decision;
else next_state<=idle;
endif;
when decision=>oe<='0';wr<='0';
if(read_write='1')then
next_state<=read;
else next_state<=write;
endif;
when read=>oe<='1';wr<='0';
if(ready='1')then
next_state<=idle;
else next_state<=read;
endif;
when others=>oe<='0';wr<='1';
if(ready='1')then next_state<=idle;
else next_state<=write;
endif;
endcase;endif;
endprocess;
state_clock:process(clk)begin
if(clk'eventandclk='1')then
present_state<=next_state;
endif;
endprocess;
对此程序综合出的电路如图3所示。现态present_state与次态next_state均由两个触发器构成，输出wr和oe均由 present_state经组合译码得到，因此从时钟的上升沿到状态机输出的延迟为通过逻辑阵列的时钟-输出时延TCO2，而不是较短的时钟-输出时延 TCO，且输出信号wr,oe直接来自组合逻辑电路，因而可能有毛刺发生。
