首先用WinCVS工具下载所需要的资源（此例的Module名为ata），下载到本地后的文件目录将有若干文件夹。其中CVS文件夹下文件由CVS版本控制系统自动产生，使用者可不去理会；bench文件夹下的文件为测试向量，用于对IP Core进行功能仿真；doc文件夹下为说明文件；rtl文件夹下为该IP Core的源代码，一般使用Verilog和/或VHDL语言书写；sim和syn文件夹下分别为仿真和综合的结果。由于应用者可能使用各种不同的仿真和综合软件，为使读者便于了解应用的过程，本文使用较为通用的软件Active-HDL和Synplify Pro作为处理工具。
3．资源的使用
3．1 了解IP Core的功能特性
要使一个他人所写的IP Core为自己的设计所用，首先要对其文档和特性做全面的了解。凡是Opencores组织提供的资源里均附有相应IP Core的说明（specifICation），该SPEC文件一般包含变动记录（Revision History）、功能特性简介（Introduction），IO及参数说明（IO Port & Parameter）、寄存器说明（Registers）、工作原理（Operation）、源代码文件结构（Architecture）等内容。
本例的SPC文件表明了该IP Core是WISHBONE总线兼容的ATA/ATAPI-5主控器。
ATA（AT Attachment）接口也称为IDE（Integrated Drive Electronic）接口，用来连接硬盘、CDROM/DVD、CF卡及PC卡等周边设备，并且SPEC内有详细的IO和寄存器描述。
用EDA工具对IP Core分析验证
在---ata tlverilog目录下有两个子目录ocidec-1和ocidec-2，为该IP Core相互独立的两种源代码，分别用于支持CF/PCCard的简单ATA传输功能和快速ATA传输功能。使用者可以根据需要选用，并对所选的IP Core的源代码进行分析，了解其实现特定逻辑功能的编程方法，这也有助于对该电路核进行修改。该电路核能否正常工作只能通过仿真和测试来确定。主流仿真软件有Modelsim、Active-HDL、Cadence NC-Verilog/NC-VHDL等。 本文使用Active-HDL 6.3、Synplify Pro 7.7、Quartus II 4.2 Web Edition Full对ocidec-1进行了验证。
本例中bench目录下存放该电路核ocidec-1的测试文件（test_bench_top.v），可以用来对电路所实现的逻辑功能做仿真测试。由于资源是免费的，该文件里给出的测试向量可能是不完全的或只对部分电路功能做测试。如果要做更全面的测试，使用者要在分析源代码的基础上继续添加测试项来完善该测试文件。ocidec-1源代码文件如下表1。
表1 系统控制器OCIDEC-1 (OpenCores IDE Controller)的源代码文件
对ocidec-2的分析验证
本例从Opencores得到的测试文件只能对ocidec-1进行测试，作者没有提供对ocidec-2的测试文件。如果要使用ocidec-2核，使用者必须自行对ocidec-2测试。可以通过修改ocidec-1的测试文档或重新写测试文档。由于ocidec-2是对ocidec-1功能的加强，且该测试文件也包含了对ocidec-2功能的部分测试项，所以通过修改形成ocidec-2的测试文档比较省时。但是一般而言，一个测试文件只针对某一 IP Core，不同的IP Core应该有各自的测试文件。