1 引言
在北京正负电子对撞机二期升级改造工程(BECPII) 中,北京谱仪(BESIII) 的飞行时间(Time of Flight ,简称:TOF) 读出电子学需要对一种具有25ps 分辨率的数据驱动型时间测量器件- HPTDC(High Performance TDC) 进行性能测试。为此,我们设计了一种具有更高精度的专用高精度信号发生器。由于时钟电路是整个高速数字电路的核心部分,时钟信号的质量直接影响整个数字电路逻辑的正确性以及整个电路的性能,因此,对信号发生器的时钟电路进行了大量的PCB 仿真,来研究高速时钟电路的设计,追求对于时钟电路设计的最佳方案。
2 仿真工具的选择
随着电子线路设计复杂程度的增加,以及人们对于电路性能要求的不断提高,越来越需要一定的工具对设计进行验证和性能仿真。Candence 公司提供了一整套完整的电子线路仿真软件,包括VHDL 仿真、原理图仿真、PCB 仿真等等,对于电子工程师进行电路设计是十分有帮助的。这里,利用Candence 提供的强大的PCB 仿真工具SigNoise 来对高速时钟电路设计进行研究。
利用SigNoise 可以对PCB 设计的信号完整性(Signal integrity) 、电磁兼容性( Electro Magnetic Compatibility) 进行分析,帮助电子设计工程师分析电路的信号传输延迟(Delay) 、噪声容限(Noise Margin) 、串扰(Cross talk) 、电磁兼容性等等,及时修改PCB 设计,以获得最理想的信号完整性和电磁兼容性。
3 仿真模型的建立
SigNoise 是建立在DML 模型上的一种PCB 仿真工具。DML 模型是一种SigNoise 可以识别的含有芯片输入输出信息的模型,可以通过IBIS、QUAD 模型转化而成。而Candence 本身提供了模型转换工具Model integrity ,可以在DML、IBIS、QUAD、SPICE 模型之间进行转换,只要我们获得上面的一种模型,就可以方便地得到仿真中需要使用的DML 模型。
在这里,首选IBIS 模型。虽然, IBIS 模型不像SPICE 模型那样含有芯片的内部信息,但是该模型是目前大多数芯片供应商所普遍提供的,可以方便的从供应商的网站上获得,而其他模型却并不是可以容易获得的。同时, IBIS 模型含有芯片输入输出性能的所有信息,完全满足PCB 仿真的需要。
4 仿真电路的建立
对于时钟信号达到几百MHz 的高速电路,时钟信号的传输一般采用ECL 逻辑电平,并通过ECL 器件、无源器件和差分线进行传输,所以本文中以信号发生器设计中使用的Motorola 公司的ECLinPS 系列芯片MC100LVEP111 (1:10 差分时钟驱动器) 和MC100EP131(4 通道的D 触发器) 为例来研究高速时钟电路的设计。
仿真电路由MC100LVEP111、MC100EP131 以及一些匹配电阻组成。
MC100LVEP111 将时钟源提供的200MHz 系统时钟进行1 :10 分配,驱动多个MC100EP131。PCB 上的差分线阻抗控制在100 欧。
5 时钟传输的仿真
1) 输线的长度对于高速时钟信号的影响
如图1 所示,MC100LVEP111 提供200MHz 的时钟信号作为MC100EP131 的4 个通道D 触发器的公用时钟, 改变MC100LVEP111 与MC100EP131 之间传输线的长度,对于不同的情况进行仿真,研究传输线的长度对于高速时钟信号传输的影响。
图1 时钟信号传输PCB图
图2 时钟传输电路DML 拓扑图
在SigNoise 中,可以得到以上电路的拓扑图(图2) ,拓扑图含有芯片的IBIS 模型信息、传输线的长度和阻抗信息、匹配电阻的位置和阻值大小信息,可以对信号传输进行十分接近实际PCB 情况的模拟。该电路的仿真结果如图3 所示。
图3 时钟传输仿真波形
表1 中正向过冲(overshoot) 和负向过冲(undershoot) 的定义见图4。
图4 正向、负向过冲的定义
从表1 的数据可以明显的看出,传输线的长度对于高速时钟信号有很大的影响。传输线长度增加,信号的上冲、下冲都显著增加,传输延迟更是大大增加,信号的幅度也有一定的损失。由于时钟信号的频率很高,较大的传输延迟容易导致时序上的错误,从而导致整个电路逻辑的错误。因此,在进行高速时钟电路PCB 设计的时候,要尽可能的缩短时钟信号的PCB 布线长度,以保证信号的完整性和整个电路的时序。