Cadence设计系统公司发布了其电子开发工具SPB 16.2版本，全力解决电流与新出现的芯片封装设计问题。最新版本提供了高级IC封装/系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装/SiP的数字、模拟、RF和混合信号IC封装设计师的效率。
新版本推出了新规则和约束导向型自动化能力，解决了高密度互连（HDI）衬底制造的设计方法学问题，而这对于小型化和功能密度的提高来说是一个重要的促进因素，因而得以使总体的封装尺寸大大缩小。通过促成团队型设计，多个设计师可以同时进行同一个设计，有效缩短设计周期，实现快速上市。
在无线设备以及使用电池的设备中，高效的供电网络（PDN）对于低功耗设计和满足功耗管理目标至关重要。新的电源完整性技术让设计师能够高效率地解决供电设计问题，实现用电的充分性、高效性和稳定性。Bayside Design首席技术官Kevein Roselle说，尖端的复杂高速IC带来了非常有挑战性的IC封装设计，包括物理实现及信号和功率完整性等方面。随着现在对于产品小型化、提高设计师效率及实现高效PDN设计的关注，SPB 16.2将会帮助设计师更好地解决他们的设计挑战。Cadence产品营销部主管Steve Kamin表示，在新版本中，他们为IC封装与SiP技术提供了重要的改进，很高兴看到Bayside Design等设计公司从中实现了设计能力的提升。Cadence致力于与设计链上的主要厂商们建立联系，从而改他们的技术，并保持Cadence在帮助设计师实现、甚至超越其设计目标方面的领先地位。
此外，通过与制造设备领先厂商Kulicke & Soffa达成协议，Cadence使用 Kulicke & Soffa认证的键合线IP配置库，实现了DFM导向型键合线设计，提高了产出率并减少了制造延迟。Kulicke & Soffa产品营销经理Paul Reid认为，随着键合线封装变得越来越复杂，为了避免制造问题，设计师正面临着设计内DFM匹配性的挑战，而该公司现在可以通过SPB平台向设计者们提供面向DFM键合线配置库。