实行可组态性处理器IP的动机
前面提到，为了更高的设计弹性、为了更切合设计要求，所以需要可组态性处理器IP，但「弹性」、「要求」仍是相当浮泛的概念性形容，以下将更具体说明实行可组态性处理器IP的动机。
1.减少芯片电路面积
将原本的多芯片系统整合成SoC，为的就是要精省系统电路面积，同时也精省实现成本，不过要将原有的多芯片整合成单芯片，多半要对电路功效进行权衡取舍，甚至牺牲部分规格、性能、功效，所以设计时都会尽力缩小各功效电路面积，而可组态性处理器IP因具备更高弹性，能将「电路面积」视为第一要求，组态出占用面积最小的处理核心。
2.减少芯片的功耗用电
许多SoC是用于手持式应用装置中，手持式应用装置除力求芯片小体积化外，也相当讲究功耗用电，原因是手持装置的电池电力有限。此外能源成本愈来愈高，用于机房设备内的芯片也得讲究省电，其它各类应用芯片亦有类似趋势发展。因此，可组态性处理器IP在组态时，即能针对功耗用电进行最佳化设计。
3.增加芯片的运算效能、反应速率
能以电路面积来组态、能以功耗用电来组态，那么也可以从运算效能为取向来进行组态，尤其是硬性实时控制(Hard Real-Time Control)的应用格外有需求。事实上，一直以来处理器首要讲究的特性表现，是价格效能比(Price/Performance Ratio)，近年来才开始重视功耗用电性的每瓦效能比(Performance Per Watt)。
4.减少芯片的授权成本
使用处理器IP要支付一笔技术授权费，且在SoC设计完成、投入量产后，还要针对每颗出厂后的SoC抽取量产权利金，为了减少授权费及权利金等成本支出，实行可组态作法有机会减少此方面的成本支出，例如不需要浮点运算单元则在组态设计时将可弃舍该单元，需要数字信号处理单元才放入该单元，透过逐项的权衡增减，有可能降低整体「技术授权费/量产权利金」成本。即便不能减少「技术授权费/量产权利金」成本，电路面积也可以获得精省，进而让芯片投产成本得到精省(与前述的第一项动机相近)。
5.针对SoC的应用进行最佳化
SoC的应用非常多，有的是数字相机(DSC)的SoC，有的是可携式媒体播放器(PMP)的SoC，或是导航机(PND)的SoC，不同的SoC其应用设计也不同，例如DSC SoC不重视音讯处理，而PND SoC只专注静态视讯处理及简易的音讯处理，但却需要重视数字信号的处理(接收卫星定位信号后的相关处理)，至于PMP、STB(视讯机上盒)则重视动态、高质量的音/视讯处理，也重视信号处理(接收、处理节目信号)。
由上可知，不同的执行处理特性、不同的运算负荷度，若用单一架构处理器IP则难以满足设计，而可组态性处理器IP却可以针对不同的应用需求来进行组态，以合乎各种应用取向的SoC设计。
可组态性处理器IP的隐忧
虽可组态性处理器IP有如上的5种优点，但也不表示没有缺点，事实上，随半导体技术及市场演化，可组态性处理器也面临一些隐忧、威胁，以下我们简要讨论。
1.工艺持续缩密，芯片面积资源获得宽解
芯片的缩密工艺技术仍持续精进，从90nm、65nm、到45nm，并持续往下探，使芯片电路面积成本愈来愈低，因此芯片设计者已不如过往般重视面积成本，事实上处理器的多核化发展，无论是同质多核、异质多核，都表示「透过电路面积倍增的作法来争取效能提升」已属可行、值得。如此，透过组态作法让执行核心的面积最佳化，此种需求将逐渐减少。
2.芯片上市的时间压力愈来愈大
使用IP为的就是要节省芯片设计的验证心力、加速芯片的开发，让芯片更早上市销售，而今市场竞争更加激烈，芯片Time To Market压力比过去更大，使许多SoC项目都舍弃从Soft IP阶段开始设计，直接取用Hard IP加速设计。
然而可组态性处理器IP可说是比Soft IP更Soft(软)性的IP，是从「比Soft IP」更前期的设计阶段开始着手，好处是获得更高的设计弹性，但相对的就是增加SoC的设计时间，甚至为实现组态化而必须学习、熟悉另一套前期设计工具，即处理器的组态工具。
3.软件风险
此点前面已约略提及，事实上，除有软件移植性、兼容互通性等疑虑，软件的后续维护也将令人担忧，同时协力业者提供的宏程序(Macro)也可能无法立即适用，这些都须再行斟酌、调修。特别是软件开发、维护成本在整体SoC方案中所占的比重愈来愈高，许多原有以硬件电路方式设计成的功效，而今多半转成软件方式实现。