附文2：多种选择 以下的范例使用基于ARM7的NXP LPC2129
处理器内核，说明了某些处理器核架构对
内存架构可能的第一决策影响（图A）。ARM7 为三级流水线von Neumann架构机器，有一个端口通过AHB（高级高性能总线）桥连接到ARM 高性能总线。该桥是提供在处理器与外设频率间同步的必要途径。以容纳处理器接口，或作为与多个主控设备总线的接口。尽管该桥非常必要，但当处理器通过AHB存取任何数据时，应用一个双时钟延迟处理，如果地址超出序列，则应用一个额外的性能处理。
一个放置程序和数据内存的明显位置是在AHB 一侧的总线上，以便处理器可存取内存，且外设可直接存取内存数据。但是，AHB 桥还是应用了两周期的延迟处理。为了优化
处理性能，设计人员将程序内存放置在AHB桥的处理器的局部总线一侧。尽管这种结构提高了处理性能，但其它总线主控设备不能直接存取此内存，迫使设计人员将更多的内存放置在DMA 主控设备的AHB 一侧。这种方法增加了旧工艺的成本，但在深亚微米工艺中，性能增加比成本增长更重要。
闪存比6T（6个三极管）SRAM 单元速度慢，但由于闪存具有非易失性、固态可靠性、较低的功耗及设计灵活性，所以在嵌入系统中使用闪存非常重要。在单一内存类型内的许多子体系结构允许你调整架构以满足应用的需求。这些需求包括存取速度、编程速度、读电压功耗水平及成本等。其它对闪存的重要考虑有，使用年限及支持的擦除次数。
嵌入式闪存的随机存取速度约为50 ns、商业闪存约85 ns，在针对速度超过100 MHz的处理器时就会出现问题。然而，因为存取嵌入式闪存并不受针脚限制，嵌入式闪存子系统可使用带有某些接口逻辑的较宽的位宽来提高性能。在此例中，128 位的宽度允许系统同时存取四个处理器数据字，该数据字为线性码提供了80 MHz 的有效存取频率。将以可缓冲逻辑四字的存取与读取结合，在以闪存执行时，可允许分支预测实现可接受的性能。这种方法实现了更为节省成本和功耗的SRAM 或闪存作为本地内存以随机存取数据，多数为程序代码的线性存取，而不仅是SRAM 实现。
有多种选择可以实现总线架构来支持高带宽外设。一种是使用多层总线，它是一种矩阵，允许多个主控设备以不同方式存取内存资源。另一种方法是设计一个AHB至AHB 桥，这样就有两个或更多的独立总线。由于局部内存SRAM 并不支持DMA，不论选择哪种方法，任何高带宽外设（如以太网或USB）都应有专门的内存资源可直接存取内存。所存储的数据包和帧的数量、数据速率及处理器速度决定着专用内存的大小。