Cadence公司在CDNLive!用户会议上展示了45nm设计流程，其Cadence Encounter数字设计平台7.1版为设计阶段中关键的制造变化提供了“设计即所得”的建模和优化功能。
在45nm工艺条件下，任何微小的变化都会对实际的晶圆布线和电性能造成影响。传统设计流程已经无法提供精确的可预测性，设计师要么过度限制他们的设计，要么承担可制造性问题的风险。限值设计的方式通常是留出足够的设计裕量，如需要设计300MHz的芯片，要按照360MHz进行设计。然而，在65nm乃至45nm以及更高级的工艺节点下，所需的规则将过于保守，以至于会严重限制IC性能，以及不必要地提高芯片面积。
Cadence这次发布的新技术为高级工艺节点设计制定了新的方案，直接对制造过程中的一些主要部分进行建模，例如光刻法、化学机械抛光(CMP)、以及随机变化，并使用这些模型通过预防、分析与优化过程做出准确的可制造性设计。
为防止SoC应用中的光刻违例，Cadence NanoRoute布线器加入了新的技术，能够避免布线中的光刻错误，将光刻“热点”中的错误降低50%～80%。Cadence Virtu
oso定制设计平台的新功能将“推荐的”规则作为起始点，进一步进行分析和优化。精确的光刻分析是通过Cadence光刻物理分析器完成的。所有残留的光刻热点都是使用基于格点和基于图形的两种方式混合进行优化，后者可以实现极为精细的优化和互联改良。这样在光掩模阶段不需要对设计进行过多的光刻修正。
CMP和随机变化也是通过类似的方法进行管理。在每个光罩层完成之后，通常要进行化学抛光。Cadence CMP Predictor能够预测每层受化学抛光剂影响的程度，分析每层厚度的变化和对电性能的影响，然后用智能金属填充和常用的多边界时序优化法进行优化。
关键的光刻使用Cadence Litho Physical Analyzer进行分析。对于时序分析，则是采用Cadence Encounter Timing System GXL中全新的统计时序分析系统。