EDN博客精华文章 作者：likee
什么是信号完整性呢？
一般来讲，在传统定义中，“完整性”（integrity）指的是“完整的和未受损的意思”。因此，具有良好完整性的数字信号应该是很干净的、快速跳变的信号 ；具有稳定、有效的逻辑电平；准确的时间位置。而且没有瞬态变化。但是，事与愿违，要在当今越来越高速化的数字系统中产生并且保持信号不受损伤，那是谈何容易的事情啊！所以，数字信号的完整性已经成为系统开发者面临的紧迫问题。
所以，数字带宽的竞赛需要创新思维。提高系统的运行速率不是简单的设计更快的时钟频率的问题。当频率增加时，电路板上的走线已经不是简单的导体了。在较低的频率下（比如：早期的数字系统的时钟频率），直线主要表现为阻抗；但是，当频率增加时，走线开始起电容作用；在最高的频率下，走线的电感效应起了更大的作用。所有的这些特性都对信号的完整性产生了极为不利的影响。
当时钟频率达到数百兆或者更高时，电路设计的每一个细节都显得尤其重要：
1、 时钟分布（clock distribution）；
2、 信号路径设计（signal path design）；
3、 残桩线（stubs）；
4、 噪声容限（noise margin）；
5、 阻抗和负载（impedances and loading）；
6、 去耦（decoupling）；
7、 端接（termination）；
8、 信号路径返回电流（signal path return currents）；
9、 传输线效应（transmission line effects）；
所有的这些方面在传输时钟和数据信号完整性方面产生着重要的影响。理想的数字脉冲是在时间上和振幅上比较稳定，无偏差和抖动。而且具有快速、干净的跳变。当系统速度增加时，维持理想的信号特性变得很困难了。比如：一个脉冲的上升沿时间在一个时钟频率为50MHz的系统中是适合的，但是对于500MHz的时钟频率或者更高的系统中，这将不满足系统的要求了。
数字信号的畸变的产生有很多的原因。与定时有关的问题是特别普遍的现象：
1、当两个驱动设备试图同时使用同一总路线时，就产生了总路线竞争的现象。这个时候信号畸变是难以避免的结果。
2、数字系统有可能产生建立和保持时间违规现象。比如：D触发器之类的定时设备要求数据在时钟到达前的一个特定时间内在其输入端保持稳定。这个称为建立时间。同样，在输入数据必须在该时钟前沿后的一个特定时间内保持有效，这个称为保持时间。如果违背了这种建立/保持时间上的要求，就会在输出端造成不可预见的毛刺。或者根本没有输出跳变。
3、亚稳态是一种不确定或者不稳定的数据状态。它是由于诸如建立和保持等定时违规问题引起的。产生的输出信号可能是毛刺，从而造成问题。
4、当逻辑设备多重输入上的转换状态在时间上没有正确时序时，就会产生某些不确定的情况。这可能是这些输入信号的延迟变化或者错误引起的。