设计，对各种
FPGA/
EPLD结构进行设计结果规模（门消耗）和速度（时序）的比较，选择最优方案。
５、设计、处理大规模、复杂电路
目前的FPGA/EPLD器件正向高集成度、深亚微米工艺发展。为设计系统的小型化，低功耗、高可靠性等提供了集成的手段。设计低于一万门左右的电路，Top-Down设计方法具有很大的帮助，而设计更大规模的电路，Top-Down设计方法则是必不可少的手段。
６、设计周期缩短，生产率大大提高，产品上市时间提前，性能明显提高，产品竞争力加强。据统计，采用Top-Down设计方法的生产率可达到传统设计方法的2到4倍。
Top-Down设计流程如图2所示，其核心是采用HDL语言进行功能描述，由逻辑综合(Logic Synthesis)把行为(功能)描述转换成
某一特定FPGA/EPLD的工艺网表，送到厂商的布局布线器完成物理实现。在设计过程的每一个环节，仿真器的功能验证和门级仿真技术保证设计功能和时序的正确性。
FPGA/EPLD Top-Down 设计工具的黄金组合
Mentor Graphics公司提供一整套基于UNIX平台和Windows 95/NT 平台的FPGA/EPLD Top-Down设计工具:Renoir/ModelSim 和Exemplar，如图2所示。两种平台的工具具有相同的用户界面，并保证数据库的完全统一。目前，在FPGA/EPLD Top-Down设计方法全球市场上，Mentor已拥有42%的市场份额，远远领先于其他任何一个厂家。
采用Top-Down设计方法进行FPGA/EPLD设计，其设计结果的优劣与否取决于三个重要的因素:描述手段(即HDL语言)、设计方法（Style）和设计工具。描述手段是基础，设计方法需要工程经验，而设计工具则是Top-Down设计的关键。一套完整、强大、性能卓越的设计工具，可帮助设计工工程师最大限度的发挥其设计能力。
1． 图形化输入工具-Renoir
----设计工程师采用Top-Down方法进行FPGA/EPLD设计所面临到的第一个问题就是HDL语言的学习。语言的学习过程和应用能力直接影响设计产品的完成及其性能。但是设计师进行产品设计的最初并不是考虑如何去写语言，而是习惯于画出设计的框图，并采用图形化方法（流程图、状态图、真值表等）把它描述出来。Renoir这一图形化输入工具，不仅可以帮助设计师完成产品的功能描述，更可以自动生成HDL语言，为逻辑综合提供必要的输入数据。
---- 采用图形化输入方法主要优点体现在：
提供框图、流程图、状态图、真值表等图形输入方法，使设计工程师从纯文本的设计方法理解脱出来，设计手段更贴近于设计师的思维过程：
便于工程师之间进行设计的相互交流以及对前人/他人设计结果的理解与再利用；
便于初学者学习HDL语言；
便于设计成果的存档，以便设计交流与再利用。
---- Renoir作为新一代的图形化输入工具更具有以下诸多优点：
自动生成高效的HDL语言描述，生成结果可进行功能验证及逻辑综合；完全支持VHDL和Verilog两种国际标准，并完全支持VHDL/Verilog的混合描述；支持UNIX和Win95/NT两种平台，具有相同界面和数据库。Win95/NT平台采