经验的用户提供了从头到尾的设计流程指导和控制，它的默认安装占用的磁盘空间略大于 1GB。该软件运行于 Windows 2000 Pro SP4/XP Pro SP2、Sun 公司的 Solaris 或 Red Hat 公司的 Linux 下。在安装完毕并在网站注册后，用户会收到一封电子邮件，它包含 Gold IDE 版的许可文件，后者编写成安装在 PC硬盘上的节点锁。该文件还启用了 Synplicity Identify AE (Actel 版本) 软件组件，这很关键。随后，IDE 的运行会在网上检查是否有更新程序，在本例中是提供一个包含 7.2 版的 443MB 自解压档案文件以及 56MB 的 Service Pack 2。由于下载文件是 IDE 的完整副本，要求卸载原始版本或把它安在另一个目录中，因此您也许会希望不使用 CD，改用网上的软件包。在完成该程序的同时，请下载和阅读 IDE 的《快速入门指南》(Quick Start Guide)。
该指南的开始是以 VHDL（超高速集成电路硬件描述语言）编译与(AND) 门，简洁地演示了 Libero 执行的逐个步骤（图 2）。V
HDL 及其流行替代品 Verilog 方面的新手会在网上找到大量介绍材料。（关于 Verilog 相关链接和类似 VHDL 资源，请分别参阅参考文献 3 和 4。）当您尝试象 16 比特计数器这样简单的器件时，这些设计入门工具的强大能力会立即显现——尽管原理图输入路线传统上会要求您复制每个触发器及其所有连接，但在标准的 VHDL 文本文件内修改几个参数就能构建任意长度的计数器。
由于在某些环境中很容易迷失方向，因此Libero的逐步程序对新用户是福音，对于正常使用没有过多规定。遗憾的是，库软件包参考文献中的一个打字错误会使用户的第一次VHDL编译失败：第三行的“iee”应该是 “ieee”。请改正这个错误，并在下一步运行SynaptiCAD公司的 WaveFormer Lite，它是2500美元 WaveFormer Pro 工具的一个子集，借助图形输入来产生测试激励数据。您也可以直接在Libero的HDL（硬件描述语言）编辑器中创建测试台数据。用鼠标右键点击andgate.vhd样本文件，就会提供不同于指南（它是围绕 Libero Version 2.3 SP2写的）的选项，而这一步和以后的不同步骤很容易调换顺序。选择 Run Presynthesis Simulation（运行合成前的模拟），就会提供机会把激励文件和andgate.vhd关联起来；接受这个选项，则Mentor Graphics公司ModelSim的Actel版本就会启动并编译激励数据。在屏幕上出现的大量信息当中，有一个波形窗口（它显示您在WaveFormer Lite中创建的A输入和B输入）以及这两个信号的模拟器逻辑输出。
在验证了设计工作正确与否之后，下一步是用 Synplify 产生 EDIF（电子设计交换格式）网表文件。Libero 无缝地把得到的输出文件转换成 VHDL 网表，后者随后出现在 IDE 的文件管理器窗口中。如果出现任何错误，您可以在 Synplify 内部编辑这个文件，Synplify 会向 Libero 后向注释各项改动。现在，在 ModelSim 中运行合成后的模拟就会显示输出波形，其中包括传输延时。为了实现设计，请运行 Designer，选择器件及其封装，并点击 Compile（编译）。当按钮变绿时（表示成功编译），在 Pin Editor 内部用拖放方式分配与(AND)门的引脚，运行 Layout（布局）和 Back-Annotate（后向注释），IDE 将保存一个名为 andgate.ahb 的文件，在对器件编程之前，您可以在 ModelSim 内部再次模拟该文件的时序特性。Designer 内的 Programming File（编译文件）按钮产生 STAPL（标准测试与编程语言）文件，把它存放在 IDE 的文件管理器窗口的 Implementation Files（实现文件）部分。同时，IDE 的设计流程窗口跟踪其中每个流程步骤，并使您为器件编程做好准备。
FlashPro 4.2 编程软件的细节与一份关于较早版本的书面说明有些不同，但步骤很明显，便于遵循。按动 1 号、2 号开关，就会点亮 LED 1，表示这个 VHDL 文本实例被正确编译和编程。希望利用 ViewDraw 探索原理图输入的用户随后需要主动一些，网站上的指导材料数量有限，不过主要的信息来源在 ViewDraw 目录包含的用户指南中。该工具似乎借鉴了 Mentor Graphics 公司的 Innoveda eProduct Designer 套件，若干文档对