乘积项可路由到其功能块内的任何宏单元并共享该单元（图B）。这种安排使布线灵活性达到最高，并使传输延时降至最低，由此克服了由于必须从邻近宏单元“借用”未使用的乘积项来扩充乘积项宽度而可能导致的可变时序模型。时钟系统包含一根专用输入引脚，它连接到一个配备同步复位电路的可编程 2 倍~16 倍分压器，后者防止短脉冲在加电期间进入全局分配网络。设计
工具包中的 144 引脚 TQFP 器件提供 118 路 I/O，它们可选择性地提供大约 500 mV 史密特触发器输入滞后电压。
如果向电路板加电，一个置信度检查例程就会运行，使一对 LED 闪亮。如果按邻近的按钮，就会导致例程循环经过 4 种可能状态。然后，您有几个选择来使自己熟悉 WebPack IDE：阅读印刷版手册、查看网上指南、遵循从 IDE的“帮助”菜单获得的快速入门材料，或下载PDF全面指南，它是在IDE的工作空间内打开的。虽然一份“面向CPLD的 VHDL”指南出现在资源CD上，并且Digilent 公司的网站提供一份免费的 5 分钟VHDL视频介绍，但您找不到关于这块板以及如何对它编程的专用指南。不过IDE的快
速入门指南支持Spartan-3演示板，并且很容易遵循——它介绍了如何实现计数器或倒计数器，样本逐步完成了设计输入、行为模拟和时序约束输入。如果您最初选择了 XC2C256，那么只有这最后一步未能遵循 Spartan-3 样本，这是因为 CPLD 生成了一份装配器报告代替
FPGA 的设计总结。引脚分配编辑器也不同，但同样，内置帮助迅速指引了它的用法。并且时序模拟器接口强有力地证明了如何使复杂的功能真正可供利用（图 C）。
例如，168 页的全面指南包括原理图输入。您可以从 IDE 的File-Open Example 菜单打开 watch_sc_cr2 实例，由此检查如何实现基于宏、原理图、VHDL 的混合模式设计。而且，这个实例的目标是一种 CoolRunner-II 器件，即 XC2C128。事实上，在尝试对板上的器件编程或回读以便在下载计数器设计之前保存测试程序时，碰到了最大的困难。与许多具有单独器件编程器接口的环境不同的是，WebPack 把这些功能集成在Processes 窗口中的Generate Programming File/Configure Device标签页下了。把所有 JTAG 跳线器都留在默认位置，连接编程电缆，调用编程软件，选择“自动连接到电缆并识别边界扫描链”(Automatically Connect to a Cable & Identify Boundary-Scan Chain) 选项，软件识别这两种器件。右键点击其中任何一种器件，随后会出现一份编程菜单。根据 Digilent 公司的“iMPACT 器件配置说明”，这种 IDE 在默认情况下不生成 JTAG 编程配置文件。因此右键点击“生成编程文件”(Generate Programming File)，选择“属性”(Properties)，并选择“创建 IEEE 1532 配置文件”(Create IEEE 1532 Configuration File) 框。Xilinx 网站提供进一步帮助，包括多种免费的 CPLD 参考设计和代码文件。