现成的 IP
Xilinx 提供了视频 IP 模块组，以供在
视频监控系统中快速设计、仿真、实现和验证视频和图像处理算法。其中包括设计
DVR 用的基本基元和高级算法。
此外，Xilinx 及其合作伙伴提供了一系列压缩编码、解码和编解码解决方案，从为需要快速实现的人提供现成的内核，一直到为希望通过高质量和低比特率使自己的产品与众不同的人提供构造模块参考设计和硬件平台。
将 Xilinx
FPGA 用于某些编解码模块中的极其繁重的处理任务，可以支持多通道 HD 编码，节约宝贵的系统处理器周期，通过减少或排除 DSP 处理器阵列大量节约成本，并轻松地将从接口到进一步视频处理的更多功能和能力集成到系统中。最重要的是，FPGA 提供了可扩展的解决方案，从而能在相同的系统中支持不同的配置、额外的通道或新的编解码方案。
Xilinx FPGA 可通过强化系统逻辑和实现新外设进一步降低 DVR 系统成本。Xilinx 及其合作伙伴还为视频监控系统的快速发展提供系统接口：先进的存储器接口、PCI Express、德州仪器的 VLYNQ 和 EMIF 接口、硬盘接口以及 ITU-R BT656 接口。
Xilinx 工具简化设计
Xilinx System Generator for DSP 允许使
用 Xilinx 视频 IP 模块组构建和调试 Simulink 中的高性能 DVR 系统。使用 System Generator 开发并实现视频处理算法，可以获得经过彻底验证和可以轻松执行的设计。
Xilinx 已开发出各种经过预测试的新型视频 IP 模块组。通过在 System Generator 内拖放模块轻松构建视频/影像系统，从而省下用 HDL 语言编写这些基本构建模块的宝贵时间。
为了处理从开发板到 PC 的庞大的视频数据流，System Generator for DSP 引入了另一种新颖的高速硬件协同仿真（通过以太网接口）。这种接口允许低延迟的高流量，事实证明它对于在 System Generator 环境中构建视频/影像系统极其有用。
另一种基于 MATLAB 语言的设计工具是 Xilinx 开发的 AccelDSP 综合工具，这是基于高级 MATLAB 语言的工具，用于 Xilinx FPGA 设计 DSP 模块。此工具可实现浮点到定点的自动转换，能生成可综合的 VHDL 或 Verilog 语言，并且可以为验证创建测试平台。还可以用 MATLAB 算法生成定点 C++ 模型或 System Generator 模块。AccelDSP 是 Xilinx XtremeDSP解决方案的一个关键组件，它集最先进的 FPGA、设计工具、知识产权内核、合作伙伴关系以及设计和教育服务于一体。
结论
在视频监控系统中，视频信号由多个摄像机生成。FPGA 从视频解码器接收 ITU-R BT656 格式的数字视频，然后将经过处理的视频输出到监视器进行显示，同时将其输出到数字媒体处理器或 DSP 进行压缩后存入硬盘。
利用 Xilinx FPGA可以使符合标准的系统有别于竞争对手的产品，同时还为应用获得最佳平衡。利用 Xilinx 的视频 IP 模块组可以轻松构建具有高度灵活性和可扩展性的 DVR 系统，从而既满足低端市场又满足高端市场。通过将 PCIe 内核与视频 IP 模块组集成到一起，可以开发出低成本的 PC 扩展卡视频监控系统。使用 Xilinx FPGA 中的 VLYNQ 内核，可以通过 Xilinx FPGA 将来自多部摄像机的众多视频流轻松地连接到 TI 的 DaVinci 处理器。
AccelChip 与 Xilinx System Generator 的集成将算法开发者青睐的基于 MATLAB 的算法综合与系统工程师和硬件设计者使用的图形设计流程结合起来。它使用丰富的 MATLAB 语言及其附带的工具箱创建复杂 DSP 算法的 System Generator IP 模块。通过合并使用这些工具，设计团队可以为实现而利用硬件建模这一最有效的手段，从而让算法开发者完全参与 FPGA 的设计过程，并且更快地完成更优质的设计。
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