Singh 和 Rozario 都说，为你的应用选择正确器件极其重要，因为带有不需要硬接线核的 FPGA 会消耗资源，可能在设计周期后期成为布局的路障，妨碍实现自己的性能目标。
两位设计者都没有做过功耗是主要考虑因素的应用，但 Singh 称做低功耗设计的小组必须考虑 FPGA 的功耗问题，虽然 FPGA 供应商已做出巨大努力来控制 90 nm 和 65 nm 节点下的总功耗与泄漏。
Singh 说，他的小组对功耗问题采取的唯一步骤是关断采用时钟门控技术的硬接线 5 Gbps SERDES。他说：“新型 FPGA 能非常好地处理低功耗问题，并且你可以用很多技术来降低功耗，但是我们还没有使用到它们。”当然，随着服务器应用越来越把功耗作为一种卖点，情况也会发生变化。
相同性能与节点工艺的 ASIC 功耗一般比 FPGA 小得多，不过 FPGA 供应商们正致力于取得这方面的进展。Xilinx 与 Altera 称已实现了稳定的泄漏功率，因此它们的 65
nm 器件的泄漏功率不超过 90 nm 器件的水平。
适合系统需求
除了确保 FPGA 能满足性能、密度和功耗目标以外，设计者还必须考虑 FPGA 对 IC 封装和 PCB 的影响。FPGA 芯片通常在 PCB 上占用面积较大，它们密集的 I/O 一般也需要设计者为 PCB 增加更多层数，以处理这些 I/O 的走线。它们还需要更先进的封装和 PCB 信号完整性分析及足够的空间，用于容纳为 FPGA 正确供电的额外电源电路。所有这些要求都会增加设计周期和终端产品的成本。
Rozario 指出，对于这个设计，该小组没有其它运行在 1V 的器件，因此，为适应 FPGA，必须要在 PCB 上多放一个电源块，为器件供电。他提到，这个步骤没有问题，因为 PCB 比其上的 FPGA 大一点。
除了选择一款满足系统性能、功耗和密度目标的器件，你还要查看 FPGA 供应商与独立 EDA 供应商提供哪种工具（图 3）。多年前，Altera 的 Quartus 开发套件出现了可用性问题，遭遇了一个相当大的挫折。该公司已纠正了这些问题，但用户必须留意工具的可用性与质量。
工具与设计差异
Singh 和 Rozario 都说，尽管 FPGA 供应商的工具非常便于按钮式使用，并且如果你购买足够多的硅片，通常还是免费的，但它们并不比 ASIC 工具更简便。即你不能像用 ASIC 工具那样使用它们，完成定制的任务。Singh 特别强调，FPGA 供应商提供了相当不错的编译器或综合技术，但 FPGA 供应商的综合工具在设计实现时无法达到商用 FPGA 综合工具的效率，如 Synplicity、Mentor Graphics 和 Magma Design Automation 公司的产品。有些 FPGA 供应商做商用 EDA 工具的 OEM，为客户提供这些工具的一种“简约”配置，如只面向该供应商的 FPGA，只需少许价格或完全免费。多数情况下，这些工具要好于 FPGA 供应商自己的工具，但缺乏 EDA 供应商全价商用版的特性。另外，对于 FPGA 领域中的大多数部件，用户只能使用 FPGA 供应商自己开发的物理设计工具，而没有其它选择。FPGA 供应商自己开发的物理设计工具能帮助用户发挥供应商的 FPGA 架构的优点。但 Singh 和 Rozario 也说，与 ASIC 综合一样，布局工具很少像相应的 ASIC 工具那么复杂。
Singh 和 Rozario 称，FPGA 的布局很难处理，因为很多 FPGA 有固定的宏，如 SERDES、RAM、PLL（锁相环）和 DSP 内核，有些还有固定的微处理器块。
例如，Altera 提供的 Stratix 和 Stratix GX 系列。Singh 称这两款 FPGA 相似，但 GX 包含硬接线的 SERDES 块。他解释说，当定位 RAM、PLL 和专用的 I/O 块时，你需要作自下而上的设计：获得出脚、封装和片芯上的宏，然后作规划和实现。I/O 技术的挑战、DDR 的 SSTL（短分支串行端结逻辑），以及 PCI 的 HSTL（高速收发器逻辑），所有这些都使 Singh 明白了事先努力的重要性，了解各款器件提供的功能以及设计时需做的工作。
Singh 还指出，虽然 ASIC 有多个时钟资源，但 FPGA 有更多的限制，通常有全局时钟。Singh 说：“如果你正在考虑将一个 ASIC 设计移植到 FPGA 上，但它包含多个时钟域（尤其是大的时钟域），那么你必须与 FPGA 供应商合作，以确定该器件是否能承担你的设计。”除了全局时钟以外，FPGA 也有局部时钟。但 Singh 警告说，这些时钟仅限于一定数的象限，因此要特别注意你的逻辑及其时钟。Singh 的设计采用了多个时钟域，通常有 15 至 20 个， FPGA 的实现需要大量工作。他解释说：“用 ASIC 时，你可以调整自己的 I/O。FPGA 的 I/O 很复杂，调整要占用相当多的开销，因为它很难协调转换速率、驱动强度以及阻抗。”据 Singh 说，如果你未能在设计开始时正确地调整好 I/O，则信号完整性和时钟都会成为大问题。