Xilinx：FPGA I/O分配常常必须调整多次才能成功，因为它有时候会和以下约束发生冲突：1. PCB约束，如冗余通道、板空间拥塞、信号完整性效应(长度匹配、最大衰减、最大过孔等)；2. FPGA架构约束(I/O规则、SO、时钟规则等)；3. 客户设计约束(时序、器件内逻辑源点/终点的位置等)。
每个FPGA架构/客户设计都有其独特的约束环境。提出通用的规则不是件容易的事。通常，你先要确定约束最强的FPGA管脚。管脚分配的一个典型顺序可以是：1. 全局/局部时钟输入管脚和FPGA配置管脚；2. MGT(SERDES)、高速单端存储器/CPU接口、差分信号、由于特殊的客户设计(DCI参考电压和输入参考电压)而不能用作用户I/O的多功能管脚；3. 其它用于内部定时或PCB布局的需要在FPGA上具有邻近管脚位置的管脚组(总线)；4. 最后，慢信号(如复位信号)。
可以使用多种方法进行I/O分配：ISE(PACE、Floorplan Editor)、第三方供应商(Mentor Graphics I/O Designer)
、PlanAhead，或甚至Excel电子数据表。
问：在处理不兼容的I/O标准、不同电压参考和其他有关块及区域兼容性问题时，你们建议用户采用什么方法去解决？
Altera：我们的目标是使客户尽可能方便地处理这个问题。为了达到这个目的，我们的FPGA管脚能够支持工作在不同电压的多个I/O标准(例如，大多数器件上采用 2.5V供电的管脚仍然可以接收3.3V的输入)。此外，大多数管脚可以支持热插拔，这使得我们的FPGA能够作为插入一个带电系统的板上接口。即便当系统规范没有热插拔要求时，这一特性仍然很重要。采用多个供电电压的系统可能采用不同的上电顺序，因此Altera设计的FPGA支持系统按照任意顺序对内核、各种I/O块以及信号驱动器上电。Altera FPGA的这一特性使得设计师可以轻松地将它与其它需要按照一定顺序上电的芯片设计在一起，或至少减少了一个需要担心的事情。
问：如果你的客户准备移植到另外一个FPGA、结构化ASIC或ASIC，你会建议你的客户如何做？
Actel： Actel已经为多代基于闪存的FPGA器件(从ProASIC到ProASIC Plus到ProASIC3)提供了独一无二的管脚兼容移植功能。一般来说，只有当客户必须采用更新的技术进行设计时才会考虑移植。此时，设计师可以先采用适合启动设计/开发的较低风险成熟器件(或技术)。这也为客户提供了一条到更低成本解决方案的简单且预先确定好的移植路径，该解决方案只需要最少的系统和设计修改(通常只需要重新综合、布局和重新进行时序设计)就可进行批量生产。这一成本移植策略允许客户避免移植到ASIC/标准单元时所冒的高风险和高成本。
Altera：如果从一个FPGA转移到另一个相同系列的FPGA，我们提供管脚移植。如果从一个系列转移到另外一个系列，通常需要开发出一块衍生板，因为管脚排列是不同的。通过采用MegaFunctions(如lpm_mult)，设计师可以确保最大限度地复制专用模块(如DSP 模块)的性能。
我们推荐使用HardCopy II结构化ASIC。在Quartus II软件中选择HardCopy选项，可以很轻松地移植到结构化ASIC。例如，通过确保所使用的管脚从FPGA映射到HardCopy II器件。另外一个关键点是，HardCopy II器件上的模块(如存储器、LVDS接口或PLL等)与FPGA是相同的，这可使得移植变得非常轻松。
将逻辑从FPGA移植到ASIC是相对比较简单的。不过，把其它元件从FPGA移植到ASIC中就相对比较困难，因为PLL或存储器模块可能工作起来不太一样。由于我们不知道ASIC模块是怎样工作的，因此在此方面提出建议已超出了我们的能力范围。
Xilinx：考虑到结构化ASIC或ASIC转换时必须在再验证和测试向量生成方面花费很长的时间，因此降低FPGA设计成本的最好替代方法是使用Xilinx的 EasyPath解决方案。它利用同样的FPGA芯片，但是使用不同的测试方法来创建一个提高良率和降低成本的面向设计的测试方法学。在这一移植过程中，没有必要做特殊准备或者避免使用任何FPGA功能，因为这些功能都可以在EasyPath实现中获得。
对于采用更大容量Xilinx FPGA做ASIC原型设计的用户而言，简化这一转换过程的常用方法是将与器件相关的功能(如存储器)保留在它们各自独特的分层模块中。这样，它们以后就可以被具有相同功能的ASIC版本所取代。当然，这个方法的缺点是用户放弃了充分使用嵌入式硬模块的能力(如复杂RAM块、DSP/乘法器模块、数字时钟管理器、以太网MAC和PCI Express端点模块)，除非在ASIC中创建有相似的定制功能。
