看Verilog设计，它代表了某种更大更复杂数据路径方式的设计，我们以Xilinx Virtex-4 LX80 FPGA为目标器件。我们将其分为14个子层和一个顶层，采用KEEP_HIERARCHY约束以支持分段时序仿真。我们看到，与VHDL运行相比，所需的时间长了些，但对该设计仍取得类似的改进。仅对改变部分进行的时序仿真与对整个设计进行时序仿真相比，运行时间和模拟存储器分别节省了6.3和6.6倍。仅将设计的改变部分代替以时序仿真网络表然后模拟整个RTL设计，运行时间和存储器需求仍分别缩短了3.6倍、减小了 5.5倍。
在两个设计中，被改变模块的覆盖范围完全相当，且因为更快的运行时间以及需分析的设计更小，设计调试变得更容易。也许因为需要更大的存储器，模拟器用起来也更觉灵便。我们注意到，采用该方法论(扩展了验证设计的可用资源并允许并行运行以进一步降低总体运行时间)，可能用一款较低端的计算机(速度更慢、存储器更少)执行该模拟。
本文小结
本文覆盖了利用目前可用的一种技术进行高级验证的方法论。它并非一种革命性的方法论，而
是一种大多数设计师并不完全了解或彻底把握的一种方法。这些技术过去一直用于不同类型的模拟和验证，但可能并没发挥出全部效力。采用层次模拟可对需要多长时间及多大努力才能完成一个设计验证产生巨大影响。令人欣慰的是，借助本文，在未来的FPGA设计中，在降低模拟对硬件需求的同时有可能实现更快和更高效的时序仿真。