能否快速了解设计时序状态是衡量任何FPGA设计环境有效性的关键。
影响FPGA设计周期生产力的最大因素是什么？许多设计人员的答案是，时序收敛（timing closure）是影响产品设计走向市场的关键，他们还为这个答案提供了充足的理由。高效实现时序收敛，获得可信的结果是每一位设计师的梦想。然而，这仅仅是问题的一部分。要在整个设计周期中真正做到高效率，设计师需要依赖整个设计环境以及其中的多种工具来管理流程复杂性，并为FPGA设计的独特风格和方法提供真实的解决方案。一个完整有效的设计环境提供了问题的焦点和透明性。与许多设计良好的工具一样，最好是提供一个无缝的解决方案。
要提供最大的生产力，一个完整的FPGA设计环境应当包括如下一些主要特性：
快速确定时序问题 - 所提供的工具能够为设计师提供关键信息，从而使他们迅速发现潜在的瓶颈。
利用一系列视图探究结果 - 并非所有问题都是采用同样的方法解决的。设计良好的工具可以让设计师从多个视角察看有关时序路径的信息。这些工具既可以提供足够的细节，又能够保持问题的焦点。
以设计为中心，而非工具 -
能够在不同视图间无缝切换，工具操作是透明的，但设计问题依然清晰。
提供有意义的中间结果 - 生产力包括能在尽早的阶段监测设计性能。如果设计师可以尽早解决问题，直接产生的结果是每天可以有更多的反复机会。
管理复杂的源代码结构 - FPGA设计工具需要方便源文件的管理，提供兼容设计人员所喜好的源代码控制机制的能力和方法。
使用支持更快、更容易的时序收敛并且支持设计聚集的设计工具，下面的例子详细讨论了上面的话题。
快速确定时序问题
“设计满足时序要求吗？”每次通过布局布线完成设计实施时，通常设计师都会问这个问题。无论答案是什么，设计人员都希望以简洁的形式立即获得此类信息（图1）。
1. 性能摘要表
下一个问题就是“到底有多少满足时序要求，又有多少没有达到？”图2给出了每一约束对应的时序结果简表。
2. 约束摘要表
利用不同的视图探究结果
一旦以摘要形式呈现时序结果，还可以很容易地察看特定约束或路径的详细信息。从上面的摘要中，简单地点击一条约束，设计师就可以看到更详细的时序报告，如图3所示。
3. 详细时序路径报告
设计人员可以非常快速方便地从高层时序摘要转到详细的文本信息，了解特定的时序路径。
文字信息只是了解设计时序特性的一种方法。通常，图形显示更有帮助。对于上面的设计，点击超链接可以得到路径在FPGA器件中实际物理实现的图形显示（图4）。
4. 时序路径的器件视图
图4中的例子显示出时序路径从一个起始模块，通过每个中间模块，最后终止在路径端点的实际物理布局。这一视图也给出了这些模块间实际布线实现的视觉表现。该视图可以帮助回答与时序相关的问题,如：“有没有特别长的路径？”以及“有没有逻辑的布局跨越了多个时钟区域？”随着设计师逐渐放大视图到特定点，应当可以看到如图5所示的内部逻辑片配置。
5. 器件视图中的时序路径详细显示
上面的物理器件视图通常很有用，但对于理解设计中不同的时序路径细节来说，其它表示方式也同样有用。一种基于原理图技术的视图如图6所示。
6. 时序路径的技术视图
在这一时序路径视图中，很容易看出数据路径中的逻辑层次数量，并了解时序路径如何穿越设计层次中的不同部分。还可以逐渐放大显示的原理图，显示其它逻辑连接到构成本路径的单元的情况。