Data解码电路的原理可以分成Data=0和Data=1两种情况：
Data="0时"，当P/C/D信号的前一个数据的上升沿t5结束，并保持一段时间，到达t6后，继续保持高电平，经过大约tData(与先前状态有关)，Data控制信号线就会出现低电平，即信号0，为了更加可靠，可以等一段时间，到达时刻t9时P/C/D信号再给出一个负脉冲用于锁定数据。当然负脉冲的宽度应当比较窄，否则Data信号会反转，通常负脉冲宽度t10-t9<1/4tCLK。
Data="1时"，当P/C/D信号的前一个数据的上升沿t5结束，并保持一段时间，到达t6后，立即进入低电平，经过大约
tData(与先前状态有关)，Data控制信号线就会出现高电平，即信号1，为了更加可靠，可以等一段时间，到达时刻t10时，P/C/D信号再给出一个上升沿用于锁定数据。
这样Data信号也可以被正确地解码出来。在本例中CLK信号无须专门的解码电路，P/C/D信号可以直接作为CLK控制信号使用。
本方法经过实验验证，其中R1=10KW，C1=0.1mF, R2=1KW， C2=0.01mF，D1为1N5817，U1/U2为74HC14。当然也可以根据需要进行调整。
结语
FPGA是一种功能非常强大，非常灵活的器件，正在向各种中、高档的应用普及，采用本文提出的精简FPGA编程方法，节省了控制器的I/O线，克服了FPGA在便携式设备中应用的一个瓶颈。文中给出了其基本原理并通过了实验，具有一定的使用价值。