6. 时序路径的技术视图
在这一时序路径视图中，很容易看出数据路径中的逻辑层次数量，并了解时序路径如何穿越设计层次中的不同部分。还可以逐渐放大显示的原理图，显示其它逻辑连接到构成本路径的单元的情况。
以设计为中心，而非工具通过提供同一设计问题的多种视图，设计师能够以不同的方式考虑时序问题，并定制针对问题的最适合的解决方案。当所有这些视角都集成在单个设计环境中时，在不同视图之间的切换就只需点击一下鼠标就可以了，不必再学习如何在不同的点式应用间以不同的方式来显示时序路径。有时还可以将多个视图叠加或并列显示，如图7所示。
7. 时序路径的不同视图并列显示
提供有意义的中间结果在FPGA设计过程的中间，运行多个实施是很平常的。对于有大量时序要求的大型设计来说，能够检查中间结果是很方便的。通过方便的方法暂停、检测和恢复实施过程，设计师可以在设计编译的过程中获得更好的设计可视性。图8所示的设计工具提供了此类直接控制。
8. 控制设计流程察看中间结果。
想象一下，过度的时序约束可能需要更多时间才能够完成设计实施的布局和布线阶段。通过中止流程，有些设计师可能认为设计时序已经“足够收敛”，从而可以将设计提交到实验室继续进行功能调试。同时，做完这一步后，还可以恢复布局布线，继续进行优化处理以满足最终时序要求。
更重要的是，通过检查中间结果，设计师可以更快地确定是否存在任何时序关键区域并尽早采取行动。
管理复杂的源代码结构
随着设计复杂性的增加，源代码结构的复杂性也在增加。许多设计师采用第三方源代码控制工具来管理复杂性并保证源代码文件的一致性。这些文件不仅限于HDL源文件，还包括约束文件、仿真测试基准等。
每位设计师都有处理这些问题的特有风格和方法，因此并没有适用于所有用户的万能解决方案。通过提供方便的机制（图9）来确定并有选择地输出FPGA设计项目中的所有源代码/文件，设计师可以采用最适合自己需要的外部源代码控制工具。输出过程还包括输出ASCII 形式的项目信息，以后可利用这一信息重建这一项目的早期阶段。
9. 源代码管理支持。
结论
对FPGA设计生产力来说，快速实现时序收敛确实是一项关键因素。能否快速了解设计时序状态是衡量任何FPGA设计环境有效性的关键。由于导致时序路径出现时序失败的原因很多，因此设计师需要从多种不同角度（文字和图形）掌握方便察看时序信息的能力。这样他们
才能够做出如何改进设计时序的最佳决策。以无缝且透明的方式提供综合工具将可帮助快速实现时序收敛。
除了核心的时序收敛技术以外，外围的设计工具环境也会大大影响生产力。检查和利用中间结果以及灵活管理复杂源代码结构等能力都会使设计师提高生产力。