结论
在用设计工具进一步降低功耗方面，存在着多种发展趋势。在前端 HDL 综合中，FPGA 可以借鉴 ASIC 领域中成熟的优化方法，如时钟门控法和运算元隔离法。也可以使用针对 FPGA 的功耗优化方法，例如，将逻辑映射到可用的 Block RAM（可以用作大型 ROM）中，以此取代使用 LUT 和普通架构的方法。
将功耗监控型逻辑综合和活动率驱动的工艺映射到 LUT 的方法在文献中已有充分报道，这些方法将使 Xilinx FPGA 大大降低功耗。在布局方面，电容估算精度的提高会更大幅度地降低功耗。
我们感觉特别有潜力的两个方面是伪信号优化和漏电流优化。伪信号是由电路中路径延迟不均衡所致在信号上发生的伪跃迁。这种跃迁是不必要的，但在动态功耗中却占据着重要位置。抑制伪信号的 CAD 技术包括均衡路径延迟或者沿伪信号最多的路径插入寄存器。数字 CMOS 电路中的漏电路在很大程度上取决于电路使用的输入状态。因此，在 CAD 中减少漏电流的一种方法是自动修改电路，使其信号值在漏电流状态下保持较长时间。
结果显示，在通过 ISE 设计工具降低功耗方面已经取得长足的进步。在用软件进一步降低功耗方面，我们认为前景一片光明。注重功耗的解决方案由功耗监控型 CAD 算法和功耗优化器件（如 Virtex-5 FPGA）组成，这一成功故事本身就颇为耐人寻味。低功耗软硬件的不断进步将为 Xilinx FPGA 打开进入新兴功耗敏感型市场的大门。