电子设计自动化 Cadence Design Systems，www.cadence.com
Encounter Test Architect GXL可以完成一个完整芯片、低功耗可测性设计（DFT）架构的插入、综合和验证。该软件采用Encounter RTL Compiler的全局综合技术提供扫描插入功能。它支持存储器内置自检（BIST），以及顶层I/O测试结构（包括一个IEEE 1149.1边界扫描控制器）的内置及片上压缩的创建，可以选择多输入特征寄存器（MISR）架构或异或（XOR）架构。
Encounter Test Architect GXL自动使用设计者在通用功耗格式（CPF）中的power-intent信息，将全部低功耗 DFT 结构编译及连接成为一个完整的全芯片低功耗测试架构。在功率管控测试支持方面，该产品采用先进的电源管理技术，以限制制造测试期间的功耗。
