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基于Verilog HDL的 异步FIFO设计与实现
在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，.... 山东大学/信息科学与工程学院魏芳刘志军马克杰
http://article.ednchina.com/EDA/20080525101717.htm 2008-05-25