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系统时钟发生器设计抉择： PLL合成器与晶振时钟性能比较
现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型.... Casey Stys和Paul Shockman,安森美半导体
http://article.ednchina.com/2006-03/200636033648.htm 2006-03-06

ADI推出新 PLL合成器产品和软件设计工具
美国模拟器件公司发布了ADIsimPLL3.0版——其成功的琐相环（PLL）电路设计和评估工具的新一代产品，同时发布的还有两款新的PLL合成器，为无线基站设备中RF信号的上变频和下变频提供业界领先的性.... EDN China
http://article.ednchina.com/2006-05/2006525120201.htm 2006-05-25

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